公开(公告)号：WO2013171806A1

公开(公告)日：2013-11-21

申请号：PCT/JP2012/003281

申请日：2012-05-18

Applicant: HITACHI, LTD. ,  TSUNEHIRO, Takashi ,  SUZUKI, Akifumi ,  OGAWA, Junji

Inventor： TSUNEHIRO, Takashi ,  SUZUKI, Akifumi ,  OGAWA, Junji

IPC: G06F11/10 ,  G11C29/00

CPC classification number: G06F11/1068 ,  G11C2029/0411

Abstract: It is an object to use the redundant information (ECC1, ECC16) in an efficient way by using a nonvolatile memory with a different bit error occurrence rate for every page. A memory controller adds the redundant information that is used to correct an error for each of data of a predetermined length (DATA1, DATA16) and stores the data into the nonvolatile memory in the case in which data is written to the nonvolatile memory, the memory controller reads data and the redundant information that has been added to the data from the nonvolatile memory in the case in which data is read from the nonvolatile memory, and the memory controller corrects an error based on the redundant information in the case in which the data includes an error. The memory controller stores data that is in a basic unit that is a unit of an error correction and that is configured by the data of a predetermined length and the redundant information that is added to the data of a predetermined length into a plurality of predetermined pages among the plurality of pages in a dispersed manner (CW1,.., CW16) in the case in which the data is written.

Abstract translation: 通过使用每个页面具有不同的位错误发生率的非易失性存储器，有效地使用冗余信息（ECC1，ECC16）。 存储器控制器添加用于校正每个预定长度的数据（DATA1，DATA16）的错误的冗余信息，并且在将数据写入非易失性存储器的情况下将数据存储到非易失性存储器中，存储器 在从非易失性存储器读取数据的情况下，控制器读取数据和从非易失性存储器添加到数据中的冗余信息，并且存储器控制器在数据的情况下基于冗余信息来校正错误 包含错误。 存储器控制器存储作为纠错单元的基本单元的数据，并且将由预定长度的数据构成的数据和添加到预定长度的数据的冗余信息分配成多个预定页面 在写入数据的情况下以分散方式（CW1，...，CW16）的多个页面中。

公开(公告)号：WO2013132806A1

公开(公告)日：2013-09-12

申请号：PCT/JP2013/001265

申请日：2013-03-01

Applicant: 日本電気株式会社 ,  崎村 昇 ,  根橋 竜介 ,  辻 幸秀 ,  多田 あゆ香

Inventor： 崎村　昇 ,  根橋　竜介 ,  辻　幸秀 ,  多田　あゆ香

IPC: G11C29/42 ,  G06F1/30 ,  H03K3/356

CPC classification number: H03K3/0375 ,  G06F11/1048 ,  G11C2029/0411

Abstract: ［課題］レジスタ毎にＥＣＣ回路を設けると回路規模が増大し、面積コストだけでなく消費電力も増加する。動作周波数低下を抑制しつつ全てのレジスタに対して誤り訂正が行われるようにすること。 ［解決手段］ 不揮発性素子を有する不揮発性論理要素回路を複数用いて構成される機能モデュールと、機能モデュールに対応して設けられたECC モデュールと、機能モデュールとECC モデュールを制御するCPU とを有する不揮発性論理集積回路。

Abstract translation: [问题]如果为各个寄存器提供ECC电路，则电路规模将增加，并且进一步地，不仅区域成本而且功耗也将增加。 本发明的目的是安排对所有寄存器执行错误校正，同时抑制操作频率的降低。 非易失性逻辑集成电路包括：功能模块，其通过使用各自具有非易失性元件的多个非易失性逻辑元件电路来配置; 与所述功能模块相关联的ECC模块; 以及控制功能模块和ECC模块的CPU。

公开(公告)号：WO2013105414A1

公开(公告)日：2013-07-18

申请号：PCT/JP2012/083091

申请日：2012-12-20

Applicant: ソニー株式会社

Inventor： 足立　直大 ,  筒井　敬一 ,  中西　健一 ,  大久保　英明 ,  山本　真紀子 ,  藤波　靖

IPC: G11C13/00 ,  G11C11/15

CPC classification number: G06F12/121 ,  G06F11/1008 ,  G11C7/1009 ,  G11C11/1673 ,  G11C11/1675 ,  G11C13/0002 ,  G11C13/0004 ,  G11C13/0033 ,  G11C13/0035 ,  G11C13/004 ,  G11C13/0059 ,  G11C13/0069 ,  G11C29/50004 ,  G11C2013/0076 ,  G11C2029/0411 ,  G11C2207/2263

Abstract: 　ライトデータが第１の値である場合、閾値設定部（３６０）は第１の閾値をリード処理部（３１７）に設定し、ビット操作部（３１５）はリードデータが第２の値である場合にメモリセル（３１６）を書き換える。　ライトデータが第２の値である場合、前記閾値設定部は第２の閾値を前記リード処理部に設定し、前記ビット操作部はリードデータが第１の値である場合にメモリセルを書き換える。　標準の閾値と異なる第１の閾値及び第２の閾値を用いてリードデータを生成することで、データ保持特性を改善する。

Abstract translation: 在本发明中，如果写入数据是第一值，则阈值设定单元（360）设定读取处理单元（317）的第一阈值，于是如果读取的话，位操作单元（315）重写存储单元（316） 数据是第二个值。 如果写入数据是第二值，则阈值设置单元设置用于读取处理单元的第二阈值，因此如果读取的数据是第一个值，则位操作单元重写存储单元。 通过使用不同于标准阈值的第一和第二阈值生成读取数据，数据保持特性得到改善。

公开(公告)号：WO2012169114A1

公开(公告)日：2012-12-13

申请号：PCT/JP2012/003132

申请日：2012-05-14

Applicant: 日本電気株式会社 ,  平沢 信良

Inventor： 平沢　信良

IPC: G06F12/16 ,  G11C29/00 ,  G11C29/42

CPC classification number: G06F11/1048 ,  G06F11/1612 ,  G11C7/1006 ,  G11C7/1045 ,  G11C8/12 ,  G11C2029/0411

Abstract: 　半導体記憶装置１は、データビット部及びパリティビット部を備えるメモリアレイ１１と、アドレス情報を制御することによりメモリアレイ１１のブロック構成を調整し、メモリアレイ１１を一重化メモリ又は二重化メモリのいずれかとして動作させるアレイ構成制御部１２と、二重化されたメモリブロックから読み出された対応する２つの読み出しデータに対してそれぞれパリティチェックを行うパリティチェック部１３と、２つの読み出しデータのうちパリティチェック結果が正常である方の読み出しデータを選択的に外部制御部２に出力する選択部１４とを備える。

Abstract translation: 该半导体存储装置（1）设置有：具有数据位单元和奇偶校验位单元的存储器阵列（11） 阵列配置控制单元（12），其通过控制地址信息来调整存储器阵列（11）的块配置，以便将存储器阵列（11）操作为单路或双工存储器; 奇偶校验单元（13），用于对从双工存储块读出的对应读出数据的两个单元中的每一个进行奇偶校验; 以及选择单元（14），用于选择性地向外部控制单元（2）输出奇偶校验结果正常的两个读出数据单元的读出数据单元。

公开(公告)号：WO2012119447A1

公开(公告)日：2012-09-13

申请号：PCT/CN2011/079912

申请日：2011-09-21

Applicant: 中国科学院微电子研究所 ,  王一奇 ,  韩郑生

Inventor： 王一奇 ,  韩郑生

IPC: G11C7/12

CPC classification number: G06F11/10 ,  G06F11/1008 ,  G06F11/1012 ,  G11B20/1833 ,  G11C7/1006 ,  G11C29/52 ,  G11C2029/0411 ,  H03M13/13 ,  H03M13/3776

公开(公告)号：WO2012106332A1

公开(公告)日：2012-08-09

申请号：PCT/US2012/023316

申请日：2012-01-31

Applicant: EVERSPIN TECHNOLOGIES, INC. ,  ALAM, Syed M. ,  ANDRE, Thomas ,  CROFT, Matthew R. ,  SUBRAMANIAN, Chitra ,  LIN, Halbert

Inventor： ALAM, Syed M. ,  ANDRE, Thomas ,  CROFT, Matthew R. ,  SUBRAMANIAN, Chitra ,  LIN, Halbert

IPC: G11C11/00

CPC classification number: G11C11/1675 ,  G06F11/1048 ,  G06F11/1076 ,  G11C11/00 ,  G11C11/16 ,  G11C11/1673 ,  G11C11/1693 ,  G11C2013/0076 ,  G11C2029/0411

Abstract: A method includes destructively reading bits of a spin torque magnetic random access memory and immediately writing back the original or inverted values. A detection of the majority state of the write back bits and a conditional inversion of write back bits are employed to reduce the number of write back pulses. A subsequent write command received within a specified time or before an original write operation is commenced will cause a portion of the write back pulses or the original write operation pulses to abort. Write pulses during subsequent write operations will follow the conditional inversion determined for the write back bits during destructive read.

Abstract translation: 一种方法包括破坏性地读取自旋扭矩磁随机存取存储器的位并立即写回原始值或反相值。 采用回写位的多数状态的检测和回写位的条件反转来减少回写脉冲的数量。 在指定时间内或在原始写入操作开始之前接收到的后续写入命令将导致回写脉冲的一部分或原始写入操作脉冲中止。 在后续写入操作期间的写入脉冲将遵循在破坏性读取期间为回写位确定的条件反演。

公开(公告)号：WO2011116454A1

公开(公告)日：2011-09-29

申请号：PCT/CA2011/000229

申请日：2011-03-02

Applicant: MOSAID TECHNOLOGIES INCORPORATED ,  KIM, Jin-Ki

Inventor： KIM, Jin-Ki

IPC: G11C29/42

CPC classification number: G06F11/1044 ,  G06F11/1048 ,  G11C2029/0411 ,  H03M13/05 ,  H03M13/611

Abstract: A composite semiconductor memory device, comprising: a plurality of nonvolatile memory devices; and an interface device connected to the plurality of nonvolatile memory devices and for connection to a memory controller, the interface device comprising an error correction coding (ECC) engine. Also, a memory system, comprising: a memory controller; and at least one composite semiconductor memory device configured for being written to and read from by the memory controller and comprising a built-in error correction coding (ECC) engine. Also, a memory system, comprising: a composite semiconductor memory device comprising a plurality of nonvolatile memory devices; and a memory controller connected to the at least one composite semiconductor memory device, for issuing read and write commands to the composite semiconductor memory device to cause data to be written to or read from individual ones of the nonvolatile memory devices; the composite semiconductor memory device providing error-free writing and reading of the data.

Abstract translation: 一种复合半导体存储器件，包括：多个非易失性存储器件; 以及连接到所述多个非易失性存储器件并且用于连接到存储器控制器的接口设备，所述接口设备包括纠错编码（ECC）引擎。 另外，一种存储器系统，包括：存储器控制器; 以及至少一个复合半导体存储器件，被配置为被存储器控制器写入和读出，并且包括内置纠错编码（ECC）引擎。 另外，一种存储系统，包括：复合半导体存储器件，其包括多个非易失性存储器件; 以及存储器控制器，连接到所述至少一个复合半导体存储器件，用于向所述复合半导体存储器件发出读取和写入命令，以使数据被写入或从所述非易失性存储器件中的各个写入; 所述复合半导体存储器件提供无错误的写入和读取数据。

公开(公告)号：WO2010093440A3

公开(公告)日：2010-10-21

申请号：PCT/US2010000375

申请日：2010-02-10

Applicant: MOSYS INC ,  CHOI JEONG Y ,  FUNG STEPHEN

Inventor： CHOI JEONG Y ,  FUNG STEPHEN

IPC: G06F11/08 ,  G06F9/06 ,  G06F12/16

CPC classification number: G11C16/3418 ,  G06F11/1068 ,  G11C2029/0411

Abstract: A method and apparatus for selectively restoring data in a non- volatile memory array based on failure type. Weakened data and erroneous data are identified by performing two readings of a specific memory section. Alternatively, an error correction code is used after a first reading of data to identify erroneous data. The manner in which data is restored will depend on whether the data changed because of an erase failure or a program failure. If only a program failure occurred then the data will be reprogrammed without an intervening erase step. If the data experienced an erase failure, then the data will be erased prior to being programmed with correct data.

Abstract translation: 一种用于基于故障类型选择性地恢复非易失性存储器阵列中的数据的方法和装置。 通过执行特定存储器部分的两个读数来识别弱数据和错误数据。 或者，在首次读取数据之后使用纠错码来识别错误数据。 数据恢复的方式将取决于数据是否因擦除故障或程序故障而改变。 如果仅发生程序故障，则数据将被重新编程，而无需中间擦除步骤。 如果数据经历擦除故障，则在使用正确的数据编程之前，数据将被擦除。

公开(公告)号：WO2010080257A3

公开(公告)日：2010-09-02

申请号：PCT/US2009066612

申请日：2009-12-03

Applicant: INTEL CORP ,  COULSON RICHARD ,  FAZIO ALBERT ,  KHAN JAWAD

Inventor： COULSON RICHARD ,  FAZIO ALBERT ,  KHAN JAWAD

IPC: G06F11/08 ,  G06F12/16

CPC classification number: G11C16/3404 ,  G06F11/1068 ,  G11C29/52 ,  G11C2029/0411

Abstract: When an error correction code (ECC) unit finds uncorrectable errors in a solid state non-volatile memory device, a process may be used in an attempt to locate and correct the errors. This process may first identify 'low confidence' memory cells that are likely to contain errors, and then determine what data is more likely to be correct in those cells, based on various criteria. The new data may then be checked with the ECC unit to verify that it is sufficiently correct for the ECC unit to correct any remaining errors.

Abstract translation: 当纠错码（ECC）单元在固态非易失性存储器件中发现不可纠正的错误时，可以使用一个过程来尝试定位和校正错误。 该过程可以首先识别可能包含错误的“低置信度”存储器单元，然后基于各种标准确定哪些数据在这些单元中更可能是正确的。 然后可以用ECC单元检查新数据，以验证ECC单元足够正确以校正任何剩余的错误。

公开(公告)号：WO2009078006A3

公开(公告)日：2010-03-04

申请号：PCT/IL2008001243

申请日：2008-09-17

Applicant: DENSBITS TECHNOLOGIES LTD ,  WEINGARTEN HANAN ,  LEVY SHMUEL ,  BAR ILAN

Inventor： WEINGARTEN HANAN ,  LEVY SHMUEL ,  BAR ILAN

IPC: G11C16/04

CPC classification number: G11C16/10 ,  G06F11/1072 ,  G11C7/1006 ,  G11C11/5628 ,  G11C29/00 ,  G11C29/028 ,  G11C29/50 ,  G11C2029/0411 ,  G11C2029/5002

Abstract: A method and system for writing in flash memory, the system operative for, and the method comprising, writing data onto a plurality of logical pages characterized by a plurality of different probabilities of error respectively, the writing including encoding data intended for each of the plurality of physical pages using a redundancy code with a different code rate for each individual physical page, the code rate corresponding to the probability of error in the individual logical page.

Abstract translation: 一种写入闪速存储器的方法和系统，该系统的操作方法和方法包括：将数据分别写入多个不同的误差概率的多个逻辑页面上，该写入包括用于多个不同的错误概率的编码数据 的物理页面使用具有针对每个单独物理页面的不同代码率的冗余代码，该代码速率对应于各个逻辑页面中的错误概率。