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公开(公告)号：WO2013132806A1
公开(公告)日：2013-09-12
申请号：PCT/JP2013/001265
申请日：2013-03-01
CPC classification number: H03K3/0375 , G06F11/1048 , G11C2029/0411
Abstract: ［課題］レジスタ毎にＥＣＣ回路を設けると回路規模が増大し、面積コストだけでなく消費電力も増加する。動作周波数低下を抑制しつつ全てのレジスタに対して誤り訂正が行われるようにすること。 ［解決手段］ 不揮発性素子を有する不揮発性論理要素回路を複数用いて構成される機能モデュールと、機能モデュールに対応して設けられたECC モデュールと、機能モデュールとECC モデュールを制御するCPU とを有する不揮発性論理集積回路。
Abstract translation: [问题]如果为各个寄存器提供ECC电路，则电路规模将增加，并且进一步地，不仅区域成本而且功耗也将增加。 本发明的目的是安排对所有寄存器执行错误校正，同时抑制操作频率的降低。 非易失性逻辑集成电路包括：功能模块，其通过使用各自具有非易失性元件的多个非易失性逻辑元件电路来配置; 与所述功能模块相关联的ECC模块; 以及控制功能模块和ECC模块的CPU。
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公开(公告)号：WO2013077316A1
公开(公告)日：2013-05-30
申请号：PCT/JP2012/080050
申请日：2012-11-20
CPC classification number: G11C5/148 , G06F1/24 , G06F1/3275 , G06F1/3287 , G06F11/1441 , G11C11/161 , G11C11/1659 , G11C11/1675 , G11C11/1693 , G11C14/0081 , Y02D10/14 , Y02D10/171
Abstract: 半導体集積回路は、揮発性データを保持する保持回路と、不揮発性データの保持が可能な不揮発素子と、を含む複数の第１の不揮発レジスタと、複数の第１の不揮発レジスタのうち、いずれの第１の不揮発レジスタからデータをロードするかを定めるロードイネーブルビットを保持する第２の不揮発レジスタと、外部から電源供給がなされた際に、第２の不揮発レジスタからロードしたロードイネーブルビットが指定する第１の不揮発レジスタに含まれる不揮発素子が保持するデータを、保持回路にロードする不揮発レジスタ制御回路と、を備える（図１）。
Abstract translation: 一种半导体集成电路包括：多个第一非易失性寄存器，还包括保留易失性数据的保持电路和能够保留非易失性数据的非易失性元件; 第二非易失性寄存器，其保持负载使能位，其确定是否从所述多个第一非易失性寄存器之一加载数据; 以及非易失性寄存器控制电路，当从外部电源供电时，将保持所述非易失性元件的数据加载到所述保持电路中，所述数据包括在所述第一非易失性寄存器中，所述第一非易失性寄存器中的所述加载使能位 其从第二非易失性寄存器加载指定（图1）。
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公开(公告)号：WO2010038565A1
公开(公告)日：2010-04-08
申请号：PCT/JP2009/064839
申请日：2009-08-26
IPC: G11C11/15
CPC classification number: G11C11/1659 , G11C11/1655 , G11C11/1675
Abstract: ＭＲＡＭは、メモリアレイ（３）、ワード線（ＷＬ）、ビット線（ＷＢＬ、／ＷＢＬ）、ワード線部（５）、ビット線部（７）を備える。メモリアレイ（３）はトランジスタ（Ｍ１）と磁気抵抗素子（１１）とを含むメモリセル（Ｃ）を含む。ワード線（ＷＬ）はＸ方向に、ビット線（ＷＢＬ、／ＷＢＬ）はＹ方向に延在する。ワード線部（５）は選択ワード線（ＷＬ）を、ビット線部（７）は選択ビット線（ＷＢＬ、／ＷＢＬ）を選択する。トランジスタ（Ｍ１）はゲートをワード線（ＷＬ）に、一端子をビット線（ＷＢＬ）に、他端子を磁気抵抗素子（１１）に接続される。スタンバイ状態で、ワード線部（５）はワード線（ＷＬ）を接地し、ビット線部（７）はビット線（ＷＢＬ、／ＷＢＬ）に第１電圧を印加する。書き込み動作で、ワード線部（５）は選択ワード線（ＷＬ）に第２電圧を印加し、ビット線部（７）は選択ビット線（ＷＢＬ、／ＷＢＬ）間に電位差を生じさせる。
Abstract translation: MRAM包括存储器阵列（3），字线（WL），位线（WBL，/ WBL），字线单元（5）和位线单元（7）。 存储器阵列（3）包括存储单元（C），每个存储单元包括晶体管（M1）和磁阻元件（11）。 字线（WL）在X方向上延伸，而位线（WBL，/ WBL）沿Y方向延伸。 字线单元（5）选择字线（WL），而位线单元（7）选择位线（WBL，/ WBL）。 晶体管（M1）的栅极连接到字线（WL），其一个端子连接到位线（WBL），另一个端子连接到磁阻元件（11）。 在待机状态下，字线单元（5）将字线（WL）接地，而位线单元（7）向位线（WBL，/ WBL）施加第一电压。 在写入操作期间，字线单元（5）向所选择的字线（WL）施加第二电压，而位线单元（7）在选择的位线（WBL，/ WBL）之间产生电位差， 。
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公开(公告)号：WO2008132971A1
公开(公告)日：2008-11-06
申请号：PCT/JP2008/056854
申请日：2008-04-07
CPC classification number: G11C13/00 , G11C11/16 , G11C13/0004 , G11C13/004 , G11C2013/0054
Abstract: クランプ用トランジスタのソース電圧とドレイン電圧が定常状態になるまでの時間を短縮可能な半導体メモリを提供する。 半導体メモリは、記憶情報によって抵抗値が変化する記憶素子１１ｂを含むメモリセル１１と、メモリセル１１と接続するビット線２と、ビット線２に任意の電位を印加してメモリセル１１に電流を流しその電流を検出する電流検出手段４を含み、電流検出手段４は、ビット線２の電位を反転増幅する反転増幅手段４１、電源と接続された検出用負荷手段４２、ゲートが反転増幅手段４１の出力を受けドレインが電源から検出用負荷手段４２を介して電流を受けソースがビット線２に任意の電位を印加しメモリセル１１に電流を供給するクランプ用トランジスタＭ１、及びクランプ用トランジスタＭ１のソースの電圧とドレインの電圧が定常状態になるまでドレインに補助電流を供給し、定常状態になった場合に補助電流の供給を停止する電流供給手段Ｍ２を含む。
Abstract translation: 提供了一种半导体存储器，通过该半导体存储器可以缩短将钳位晶体管的源极电压和漏极电压保持在稳定状态所需的时间。 半导体存储器包括存储单元（11），其包括存储元件（11b），其中电阻值由存储信息改变; 连接到存储单元（11）的位线（2）; 以及电流检测装置（4），其向位线（2）施加任意电压以允许电流在存储单元（11）中流动并检测电流。 电流检测装置（4）包括用于反相和放大位线（2）的电位的反相放大装置（41）。 连接到电源的检测负载装置（42）; 钳位晶体管（M1），其中栅极接收来自反相放大器装置（41）的输出，漏极通过检测负载装置（42）接收来自电源的电流，源向位线（2）施加任意电位 ）并向存储器单元（11）提供电流; 以及电流供给装置（M2），其向所述漏极供给辅助电流，直到所述钳位晶体管（M1）的源电压和漏极电压进入稳定状态，并且当所述电压处于所述电压时，停止所述辅助电流的供给 稳定状态。
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公开(公告)号：WO2013147070A1
公开(公告)日：2013-10-03
申请号：PCT/JP2013/059354
申请日：2013-03-28
CPC classification number: H02J1/08 , H02J1/102 , Y10T307/406
Abstract: 半導体装置は、コンダクタンスが可変である電流制御部と、電流制御部のコンダクタンスを制御する制御部と、を備える。電流制御部は、直流電源の負荷と並列に、キャパシタを介して直流電源と接続され、制御部は、直流電源と負荷が導通状態にない場合には、電流制御部を第１のコンダクタンスに設定し、直流電源と負荷が導通状態の場合には、電流制御部を第１のコンダクタンスよりも大きい第２のコンダクタンスに設定する。
Abstract translation: 该半导体装置设置有具有可变电导率的电流控制单元和控制电流控制单元的电导的控制单元。 电流控制单元与直流电源的负载并联连接经由电容器的直流电源，并且控制单元将电流控制单元的电导设置为第一电导，在直接 当前电源和负载彼此不电连接，并且在直流电源和负载是电气的情况下，控制单元将电流控制单元的电导设置为高于第一电导的第二电导 相互连接。
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Patent Agency Ranking
公开(公告)号：WO2013047213A1
公开(公告)日：2013-04-04
申请号：PCT/JP2012/073389
申请日：2012-09-06
IPC: H03K19/18 , G11C11/15 , G11C29/00 , H01L21/8246 , H01L27/105 , H01L29/82 , H01L43/08 , H03K17/80
CPC classification number: H03K19/17764 , G11C11/16 , G11C11/1675 , G11C19/0808 , H03K19/1776 , H03K19/18
Abstract: 不揮発抵抗素子を複数接続した第１、第２の抵抗ネットワークを備え、前記第１、第２の抵抗ネットワークへの書き込み手段を備え、前記書き込み手段を用いて、前記第１、第２の抵抗ネットワークの各々の合成抵抗値が異なるように書き込むことを特徴とする、不揮発抵抗ネットワーク集合体である。さらに、前記不揮発抵抗ネットワークの合成抵抗によって定まる記憶データを用いて論理演算する、不揮発論理ゲートである。
Abstract translation: 在本发明中，非易失性电阻网络集合体的特征在于具有连接多个非易失性电阻元件的第一和第二电阻网络，并且具有用于写入第一和第二电阻的写入装置 网络，写入装置用于写入，使得第一和第二电阻网络的组合电阻值不同。 同样在本发明中，非易失性逻辑门通过使用由非易失性电阻网络的组合电阻确定的存储数据来执行逻辑运算。
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公开(公告)号：WO2013035836A1
公开(公告)日：2013-03-14
申请号：PCT/JP2012/072874
申请日：2012-09-07
IPC: G11C11/412 , G06F9/30 , G11C11/15 , G11C14/00
CPC classification number: G11C11/419 , G06F9/30098 , G06F9/30101 , G06F9/4418 , G11C11/161 , G11C11/1659 , G11C11/1675 , G11C11/1693 , G11C14/0081 , G11C2207/007 , H03K17/24
Abstract: データを揮発的に保持する保持回路と不揮発素子とを含むフリップフロップ（１０４）を少なくとも１つ備え、各々にアドレスが与えられた不揮発レジスタ（１０３）と、不揮発レジスタ（１０３）を制御する不揮発レジスタ制御回路（１０２）を備え、不揮発レジスタ制御回路は、命令デコーダ（１０１）で解釈した命令が、不揮発レジスタの保持回路から不揮発素子へのデータの書き込みを指定する書き込み命令の場合、該命令で指定されたアドレスの不揮発レジスタの保持回路に保持されるデータの不揮発素子への書き込みを行い、命令デコーダで解釈した命令が、不揮発レジスタの不揮発素子から保持回路へのロードを指定するロード命令の場合、該命令で指定されたアドレスの前記不揮発レジスタの不揮発素子に保持されるデータを、保持回路に保持させる制御を行う。
Abstract translation: 一种半导体器件包括：非易失性寄存器（103），其中每一个具有分配给其的地址，所述非易失性寄存器（103）还包括至少一个触发器（104），其包括挥发性地保留数据的保持电路和非易失性元件; 以及控制非易失性寄存器（103）的非易失性寄存器控制电路（102）。 当用指令解码器（101）解码的指令是指定从保持电路向非易失性寄存器的非易失性元件写入数据的写入指令时，非易失性寄存器控制电路执行数据的写入， 被指定为非易失性寄存器保持电路中被保留到非易失性元件的指令，并且当用指令解码器解码的指令是指定从非易失性寄存器的非易失性元件到保持电路的负载的加载指令时 非易失性寄存器控制电路执行非易失性寄存器保持电路的控制，以将保留在非易失性元件中的数据保留在由指令指定的地址处。
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公开(公告)号：WO2012039415A1
公开(公告)日：2012-03-29
申请号：PCT/JP2011/071451
申请日：2011-09-21
IPC: H03K19/173 , G11C29/08
CPC classification number: H03K19/17748 , G11C13/0004 , G11C13/0007 , G11C13/0033 , G11C13/0035 , G11C13/0069 , G11C29/021 , G11C29/028 , G11C2013/0073 , H03K19/02
Abstract: 複数の抵抗変化素子が設けられ、複数の抵抗変化素子のそれぞれが第１の抵抗状態であるか、または第１の抵抗状態よりも抵抗値の低い第２の抵抗状態であるかに応じて論理構成が決定される再構成可能論理回路と、予め第１の抵抗状態にプログラムされた抵抗変化素子が設けられ、当該抵抗変化素子が第１の抵抗状態を保持しているか否かを検出する抵抗値モニタ回路と、抵抗値モニタ回路に設けられた抵抗変化素子が第１の抵抗状態を保持していないことが検出された場合には、第２の抵抗状態から第１の抵抗状態へプログラムするときの電圧を、再構成可能論理回路に設けられた複数の抵抗変化素子のうちの第１の抵抗状態を保持しているものに印加するコントローラと、を有する。抵抗変化素子を用いた再構成可能論理回路において、プログラム電圧を低電圧化させつつ、保持特性を向上させる。
Abstract translation: 本发明包括：具有多个电阻变化元件的可重构逻辑电路，其中根据多个电阻变化元件中的每一个是否处于第一电阻状态或具有第一电阻状态的第二电阻状态来确定逻辑实体 电阻值低于第一电阻状态; 电阻值监视电路，其具有在第一电阻状态下被预编程的电阻变化元件，并检测所述电阻变化元件是否保持第一电阻状态; 以及控制器，当检测到设置在电阻值监视电路中的电阻变化元件没有保持第一电阻状态时，将用于从第二电阻状态到第一电阻状态的编程电压施加到那些电阻变化元件 可重构逻辑电路保持第一电阻状态。 在使用电阻变化元件的可重构逻辑电路中，编程电压降低，维护性能提高。
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公开(公告)号：WO2010047328A1
公开(公告)日：2010-04-29
申请号：PCT/JP2009/068064
申请日：2009-10-20
IPC: H01L21/8246 , G11C11/15 , H01L27/105
CPC classification number: H01L27/228 , G11C11/1655 , G11C11/1659 , G11C11/1675
Abstract: 半導体記憶装置は、複数のメモリセルを備えるメモリアレイを具備する。複数のメモリセルは、偶数行および奇数行のいずれか一方に沿って配置された第１メモリセル及び第３メモリセルと、他方に沿って配置された第２メモリセルとを備える。複数のメモリセルの各々は、セル内配線に一端を接続された磁気抵抗素子を含み、行方向に沿った辺の少なくとも一方の辺の中央部に、前記セル内配線を含む凸部を有する。第２メモリセルの凸部は、第１メモリセルの凸部と第３メモリセルの凸部との間に形成される凹部に向いて配置される。
Abstract translation: 半导体存储器件具有设置有多个存储单元的存储器阵列。 多个存储器单元包括沿着偶数行或奇数行排列的第一存储单元和第三存储单元，以及沿另一列排列的第二存储单元。 多个存储单元中的每一个包括由一个端子连接到单元内部布线的磁阻元件，并且在沿着行方向的至少一侧的中心部分中具有包括单元内部布线的凸部。 第二存储单元的凸部布置成形成在第一存储单元的凸部与第三存储单元的凸部之间的相对的凹部。
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公开(公告)号：WO2010024126A1
公开(公告)日：2010-03-04
申请号：PCT/JP2009/064262
申请日：2009-08-12
CPC classification number: H01L43/08 , G11C11/161 , G11C11/1659 , G11C11/1675 , H01L43/12 , H03K19/168 , H03K19/18
Abstract: 本発明に係る論理ゲート４０は、磁気抵抗素子１と、磁化状態制御部５０と、出力部６０とを備える。磁気抵抗素子１は、Ｎ層（Ｎは３以上の整数）の磁性体層１０とＮ－１層の非磁性体層とが交互に積層された積層構造を有する。磁気抵抗素子１の抵抗値Ｒは、Ｎ層の磁性体層１０の磁化状態に応じて変化する。磁化状態制御部５０は、Ｎ種類の入力データのそれぞれに応じて、Ｎ層の磁性体層１０のそれぞれの磁化状態を設定する。出力部６０は、磁気抵抗素子１の抵抗値Ｒに応じて変化する出力データを出力する。
Abstract translation: 逻辑门（40）包括：磁阻元件（1），磁化状态控制单元（50）和输出单元（60）。 磁阻元件（1）具有交替层叠的N（N是不小于3的整数）磁性层（10）和N-1个非磁性层。 磁阻元件（1）具有由N个磁性层（10）的磁化状态改变的电阻值（R）。 磁化状态控制单元（50）根据N种输入数据设定N个磁性层（10）的各自的磁化状态。 输出单元（60）输出根据磁阻元件（1）的电阻值（R）而改变的输出数据。
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