公开(公告)号：WO2020074930A1

公开(公告)日：2020-04-16

申请号：PCT/GB2019/052924

申请日：2019-10-14

Applicant: SEARCH FOR THE NEXT LTD

Inventor： SUMMERLAND, David

IPC: H01L21/822 ,  H01L21/762 ,  H01L21/8224 ,  H01L27/082 ,  H01L29/66 ,  H01L21/8222

Abstract: There is described a method of subdividing a semiconductor wafer with trenches (203) in order to provide separate, electrically isolated regions that can be used to hold components that operate at different voltages. There is also described a masking and etching process of forming collector and emitter regions of a lateral bipolar transistor, from a layer of polysilicon deposited on a patterned later of silicon dioxide.

公开(公告)号：WO2006058262A3

公开(公告)日：2009-04-02

申请号：PCT/US2005042831

申请日：2005-11-23

Applicant: FOSTER RON B

Inventor： FOSTER RON B

IPC: H01L27/095 ,  H01L21/331 ,  H01L21/8228 ,  H01L27/082

CPC classification number: H01L27/0237

Abstract: This invention relates to a semiconductor device consisting of one or more logic gates, resistors and high voltage devices fabricated from silicon carbide or other related materials and to methods for fabricating the same. The logic gates are formed using integrated injection logic (IIL) structure, in which a single logic cell includes a constant current source transistor (I) and a multi-collector switch transistor (II) formed on a common silicon carbide substrate (10).

Abstract translation: 本发明涉及由一个或多个逻辑门，由碳化硅或其他相关材料制成的电阻器和高压器件以及其制造方法组成的半导体器件。 逻辑门使用集成注入逻辑（IIL）结构形成，其中单个逻辑单元包括恒定电流源晶体管（I）和形成在公共碳化硅衬底（10）上的多集电极开关晶体管（II）。

公开(公告)号：WO2008036423A2

公开(公告)日：2008-03-27

申请号：PCT/US2007020682

申请日：2007-09-24

Applicant: SHOCKING TECHNOLOGIES INC ,  KOSOWSKY LEX ,  FLEMING ROBERT

Inventor： KOSOWSKY LEX ,  FLEMING ROBERT

IPC: H01L27/082

CPC classification number: H01L21/312 ,  B82Y30/00 ,  H01C7/12 ,  H01L21/3148 ,  H01L21/318 ,  Y10S438/90

Abstract: Formulations for voltage switchable dielectric materials include two or more different types of semiconductive materials uniformly dispersed within a dielectric matrix material. The semiconductive materials are selected to have different bandgap energies in order to provide the voltage switchable dielectric material with a stepped voltage response. The semiconductive materials can comprise inorganic particles, organic particles, or an organic material that is soluble in, or miscible with, the dielectric matrix material. Formulations optionally can also include electrically conductive materials. At least one of the conductive or semiconductive materials in a formulation can comprise particles characterized by an aspect ratio of at least 3 or greater.

Abstract translation: 可变压电介质材料的配方包括均匀分散在电介质基质材料中的两种或多种不同类型的半导体材料。 选择半导体材料具有不同的带隙能量，以便提供具有阶梯式电压响应的电压可切换介电材料。 半导体材料可以包括无机颗粒，有机颗粒或可溶于介质基质材料或与之混溶的有机材料。 制剂任选地还可以包括导电材料。 制剂中的导电或半导体材料中的至少一种可以包含由纵横比至少为3或更大的特征的颗粒。

公开(公告)号：WO2007005654A3

公开(公告)日：2007-05-03

申请号：PCT/US2006025667

申请日：2006-06-30

Applicant: INT RECTIFIER CORP ,  THIERY VINCENT

Inventor： THIERY VINCENT

IPC: H01L29/43 ,  H01L27/082 ,  H01L27/10 ,  H01L27/102

CPC classification number: H01L29/7815 ,  H01L29/0696 ,  H01L29/0865 ,  H01L29/1095 ,  H01L29/7395 ,  H01L2924/0002 ,  H01L2924/00

Abstract: A power semiconductor device includes a power device (10) and a current sense device (14) formed in a common semiconductor region (12).

Abstract translation: 功率半导体器件包括形成在公共半导体区域（12）中的功率器件（10）和电流检测器件（14）。

公开(公告)号：WO2006063170A3

公开(公告)日：2007-01-25

申请号：PCT/US2005044488

申请日：2005-12-08

Applicant: IBM ,  GUARIN FERNANDO ,  HOSTETTER J EDWIN JR ,  RAUCH STEWART E III ,  WANG PING-CHUAN ,  YANG ZHIJIAN J

Inventor： GUARIN FERNANDO ,  HOSTETTER J EDWIN JR ,  RAUCH STEWART E III ,  WANG PING-CHUAN ,  YANG ZHIJIAN J

IPC: H01L21/337 ,  H01L21/331 ,  H01L21/8222 ,  H01L21/8238 ,  H01L21/8249 ,  H01L27/082 ,  H01L27/102 ,  H01L29/70 ,  H01L31/11

CPC classification number: H01L29/7304 ,  H01L29/7378

Abstract: A method for recovery of degradation caused by avalanche hot carriers is provided that includes subjecting an idle bipolar transistor exhibiting avalanche degradation to a thermal anneal step which increases temperature of the transistor thereby recovering the avalanche degradation of the bipolar transistor. In one embodiment, the annealing source is a self-heating structure that is a Si-containing resistor that is located side by side with an emitter of the bipolar transistor. During the recovering step, the bipolar transistor including the self-heating structure is placed in the idle mode (i.e., without bias) and a current from a separate circuit is flown through the self-heating structure. In another embodiment of the present, the annealing step is a result of providing a high forward current (around the peak fT current or greater) to the bipolar transistor while operating below the avalanche condition (V CB of less than 1 V). Under the above conditions, about 40% or greater of the degradation can be recovered. In yet another embodiment of the present invention, the thermal annealing step may include a rapid thermal anneal (RTA), a furnace anneal, a laser anneal or a spike anneal.

Abstract translation: 提供了一种用于回收由雪崩热载体引起的降解的方法，其包括使表现出雪崩降解的空闲双极晶体管经历热退火步骤，所述热退火步骤增加了晶体管的温度，从而恢复了双极晶体管的雪崩劣化。 在一个实施例中，退火源是自发热结构，其是与双极晶体管的发射极并排放置的含Si电阻器。 在恢复步骤期间，包括自发热结构的双极晶体管被置于空闲模式（即，没有偏压），并且来自单独电路的电流流过自热结构。 在本发明的另一个实施例中，退火步骤是在双极晶体管的周围提供高正向电流（围绕峰值fT电流或更大）的结果，同时在低于雪崩条件（V CB）的情况下运行 超过1 V）。 在上述条件下，可以回收约40％以上的降解。 在本发明的又一实施例中，热退火步骤可以包括快速热退火（RTA），炉退火，激光退火或尖峰退火。

公开(公告)号：WO2006053257A1

公开(公告)日：2006-05-18

申请号：PCT/US2005/041049

申请日：2005-11-10

Applicant: INTERNATIONAL BUSINESS MACHINES CORPORATION ,  KHATER, Marwan, H. ,  PAGETTE, Francois

Inventor： KHATER, Marwan, H. ,  PAGETTE, Francois

IPC: H01L27/082 ,  H01L21/331

CPC classification number: H01L29/66287 ,  H01L29/1004 ,  H01L29/66272 ,  H01L29/732

Abstract: Disclosed is a bipolar transistor and a method of forming the transistor, where the transistor includes a collector (12) in a substrate (10), an intrinsic base (14) above the collector, an extrinsic base adjacent the intrinsic base, and an emitter (130) above the intrinsic base. The extrinsic base includes extrinsic base implant regions (82, 172, 192) adjacent the intrinsic base, when viewed in cross-section. The transistor is formed by patterning an emitter pedestal (50) for the lower portion of the emitter on the substrate above the intrinsic base. The extrinsic base is formed in regions not protected by the emitter pedestal. Subsequently, the emitter, associated spacers (180) and a silicide region (220) are formed. The silicide, extrinsic base and emitter are all self-aligned with each other.

Abstract translation: 公开了双极晶体管和形成晶体管的方法，其中晶体管包括在衬底（10）中的集电极（12），集电极之上的本征基极（14），与本征基极相邻的外部基极和发射极 （130）高于内在基数。 当从横截面观察时，外部基极包括与本征基底相邻的外部基极注入区域（82,172,192）。 晶体管通过对位于本征基极上方的衬底上的发射极的下部的发射极基座（50）进行构图而形成。 外部基极形成在不受发射极基座保护的区域中。 随后，形成发射极，相关联的间隔物（180）和硅化物区域（220）。 硅化物，非本征基极和发射极都彼此自对准。

公开(公告)号：WO2005055289A3

公开(公告)日：2005-09-01

申请号：PCT/EP2004013855

申请日：2004-12-01

Applicant: IHP GMBH ,  HEINEMAN BERND ,  DREWS JUERGEN ,  MARSCHMAYER STEFFEN ,  RUECKER HOLGER

Inventor： HEINEMAN BERND ,  DREWS JUERGEN ,  MARSCHMAYER STEFFEN ,  RUECKER HOLGER

IPC: H01L21/8228 ,  H01L21/8249 ,  H01L27/06 ,  H01L27/082

CPC classification number: H01L21/82285 ,  H01L21/8249 ,  H01L27/0623 ,  H01L27/0826

Abstract: The invention relates to a BiCMOS device comprising a substrate having a first type of conductivity and a number of active regions that are provided therein and are delimited in a lateral direction by flat field-insulating regions. Vertical npn bipolar epitaxial base transistors are disposed in a first partial number of the active regions while vertical pnp bipolar epitaxial base transistors are arranged in a second partial number of the active regions of the BiCMOS device. One transistor type or both transistor types are provided with both a collector region and a collector contact region in one and the same respective active region. In order to improve the high frequency characteristics, an insulation doping region that is configured so as to electrically insulate the collector and the substrate is provided between the collector region and the substrate exclusively in a first transistor type in which the type of conductivity of the substrate corresponds to that of the collector region. In addition, the collector region of the first transistor type or both transistor types is laterally delimited by the flat field-insulating regions.

Abstract translation: 本发明涉及一种互补的BiCMOS半导体器件 - 其包括第一导电类型的衬底，并且其中在横向方向上通过平场绝缘区分隔的有源区，提供了许多的 - 其中在有源区垂直的npn双极晶体管的第一部分具有外延基 和垂直PNP双极型晶体管布置具有外延基极在有源区的第二局部数 - 其中或者一种类型的晶体管或在一个或两个类型的晶体管，以及包含集电极区域和集电极接触区域相同的各活性区域。 为了改善集电区和衬底之间的绝缘的掺杂区域的高频特性是只在第一种类型的晶体管，其中所述基板的导电类型与所述集电极区域的重合，被提供，其被设计为提供在收集器和基底的电绝缘。 此外，无论是第一类型晶体管的或这两种类型的晶体管的集电区被平场绝缘区被横向界定。

公开(公告)号：WO2004114408A1

公开(公告)日：2004-12-29

申请号：PCT/EP2004/050978

申请日：2004-06-01

Applicant: INFINEON TECHNOLOGIES AG ,  BÖTTNER, Thomas ,  DREXL, Stefan ,  HUTTNER, Thomas ,  SECK, Martin

Inventor： BÖTTNER, Thomas ,  DREXL, Stefan ,  HUTTNER, Thomas ,  SECK, Martin

IPC: H01L27/082

CPC classification number: H01L27/0826 ,  H01L21/82285

Abstract: Erläutert wird unter anderem eine integrierte Schaltungsanordnung (100), die einen npn-Transistor (102) und einen pnpTransistor (104) enthält. Es entstehen Transistoren mit hervorragenden elektrischen Eigenschaften, wenn der pnp- Transistor eine Aussparung (142) enthält, die die Breite des mitteranschlussbereiches (120) des pnp-Transistors begrenzt und das elektrisch leitfähige Material des Anschlussbereiches (120) die Aussparung (142) lateral überlappt.

Abstract translation: 进行了说明，除其他外，包含一个NPN晶体管（102）和一个PNP晶体管（104）的集成电路装置（100）。 有出现具有优异的电特性，当PNP晶体管包括凹部（142），其限制了pnp晶体管的米特连接区域（120）和所述连接区域的导电性材料的宽度的晶体管（120）重叠所述凹部（142）横向 ，

公开(公告)号：WO2004079789A3

公开(公告)日：2004-11-11

申请号：PCT/US2004006278

申请日：2004-03-01

Applicant: RENSSELAER POLYTECH INST ,  CHOW TAT-SING PAUL ,  TANG YI

Inventor： CHOW TAT-SING PAUL ,  TANG YI

IPC: H01L27/082

CPC classification number: H01L27/0825

Abstract: A Darlington transistor has a semiconductor collector region of one conductivity type adapted to form a collector for the device. A conductive collector contact and a semiconductor base region of opposite conductivity type are connected to the collector region. First and spaced apart second semiconductor emitter regions of the one conductivity type are connected to the base region and a first conductive emitter contact is connected to the first emitter region with a second conductive emitter contact connected to the second emitter region. A first conductive base contact is connected to the base region and is conductively connected to the first emitter contact. A second conductive base contact is conductively isolated from the first base contact and is connected to the base region. A resistive trench region extends at least partly into the base region for resistively separating the base region into a first base region communicating with the first emitter contact and the second base contact, and a second base region communicating with the first base contact and the second emitter contact.

Abstract translation: 达林顿晶体管具有适于形成器件的集电极的一种导电类型的半导体集电极区域。 导电集电极触点和相反导电类型的半导体基极区域连接到集电极区域。 一个导电类型的第一和间隔开的第二半导体发射极区域连接到基极区域，并且第一导电发射极触点连接到第一发射极区域，第二导电发射极触点连接到第二发射极区域。 第一导电基极触点连接到基极区，并且导电地连接到第一发射极触点。 第二导电基极触点与第一基极触点导电隔离并连接到基极区。 电阻沟槽区域至少部分地延伸到基极区域中，用于将基极区域电阻分离成与第一发射极触点和第二基极触点连通的第一基极区域，以及与第一基极触点和第二发射极 联系。

公开(公告)号：WO2004064161A1

公开(公告)日：2004-07-29

申请号：PCT/JP2004/000172

申请日：2004-01-14

Applicant: 松下電器産業株式会社 ,  浅井 明 ,  髙木 剛

Inventor： 浅井 明 ,  髙木 剛

IPC: H01L27/082

CPC classification number: H01L29/66242 ,  H01L21/8222 ,  H01L27/0823 ,  H01L27/0826 ,  H01L29/7378

Abstract: 複数のバイポーラトランジスタを備えた半導体集積回路であって、複数のトランジスタ作製領域（Ａ１，Ａ２）において、第１導電型のコレクタ層（２）の表面側に形成されていると共にゲルマニウムを有する第２導電型のベース層（４）の表面側に、ベース層（４）よりもバンドギャップが大きい半導体材料からなる第１導電型のエミッタ層（６）が形成されていることにより複数のバイポーラトランジスタが構成されており、複数のトランジスタ作製領域（Ａ１，Ａ２）間において、エミッタ層（６、６１）に含まれる不純物の濃度が異なっており、これによって、少なくとも２つのトランジスタ作製領域（Ａ１，Ａ２）がそれぞれ有するベース−エミッタ接合界面におけるゲルマニウムの濃度が異なることにより、複数のバイポーラトランジスタをオン動作させるために必要なオン電圧が異なる半導体集積回路である。この半導体集積回路によれば、バイポーラトランジスタの性能を良好に維持しつつ低消費電力化が可能になる。

Abstract translation: 一种具有多个双极晶体管的半导体集成电路。 多个双极晶体管形成如下。 在多个晶体管产生区域（A1，A2）中，在第一导电集电极层（2）的表面上形成含有锗的第二导电基底层（4），以及第一导电发射极层（6） 在第二导电基底层（4）的表面上形成具有比基底层（4）更大的带隙的半导体材料。 在多个晶体管产生区域（A1，A2）之间，发射极层（6,61）含有不同浓度的杂质。 因此，在至少两个晶体管产生区域（A1，A2）的基极 - 发射极结边界处，锗浓度不同，这又导致多个双极晶体管的导通操作所需的不同的导通电压。 该半导体集成电路可以降低功耗，同时保持双极晶体管的优良性能。