公开(公告)号：WO2016098706A1

公开(公告)日：2016-06-23

申请号：PCT/JP2015/084816

申请日：2015-12-11

申请人： 株式会社フローディア

发明人： 葛西　秀男 ,  谷口　泰弘 ,  品川　裕 ,  櫻井　良多郎 ,  川嶋　泰彦 ,  奥山　幸祐

IPC分类号： G11C16/02 ,  G11C16/04 ,  G11C16/06 ,  H01L21/336 ,  H01L21/8247 ,  H01L27/115 ,  H01L29/788 ,  H01L29/792

CPC分类号： G11C16/102 ,  G11C5/025 ,  G11C8/14 ,  G11C16/04 ,  G11C16/0466 ,  G11C16/10 ,  G11C16/24 ,  G11C16/26 ,  G11C16/3427 ,  G11C16/3431 ,  G11C2216/02 ,  H01L21/8249 ,  H01L27/115 ,  H01L27/11526 ,  H01L27/11573

摘要： 　第１制御線（DL0）からの電圧をメモリゲート電圧として切替トランジスタ（26a）を介して副制御線（W11）に印加しつつ、他の切替トランジスタ（26b）によって対応する副制御線（W12）への電圧印加を遮断できることから、第１制御線（DL0）に沿って一方向に複数のメモリセル（M11,M12,M21,M22）を配置させつつも、当該切替トランジスタ（26b）によってメモリゲート電圧が印加されるメモリセル（M21,M22）を減らすことができ、その分、ディスターブの発生を抑制し得、また、第１制御線（DL0）からメモリゲート電圧が印加される副制御線（W11）をそのままメモリトランジスタ（F11,F12）のゲートとして流用し、１つの配線層に副制御線（W11）とゲートとを形成したことで、副制御線（W11）とゲートとを別の配線層に形成する場合に比して小型化を図り得る、不揮発性半導体記憶装置を提案する。

摘要翻译： 本发明的目的是提供一种非易失性半导体存储装置，其通过开关晶体管（26a）将来自第一控制线（DLO）的电压施加到子控制线（W11）作为存储栅极电压，同时 通过另一个开关晶体管（26b）阻断对相应的子控制线（W12）的施加。 由此，多个存储单元（M11，M12，M21，M22）沿着第一控制线（DLO）沿相同的方向排列，而开关晶体管（26b）可用于减少存储单元数（M21， M22），以便相应地最小化干扰错误。 将从第一控制线（DLO）施加存储器栅极电压的子控制线（W11）用作存储晶体管（F11，F12）的栅极。 通过在单个布线层中形成子控制线（W11）和栅极，并且与分别布线层中形成子控制线（W11）和栅极的器件相比，器件的尺寸减小。

公开(公告)号：WO2016049599A1

公开(公告)日：2016-03-31

申请号：PCT/US2015/052497

申请日：2015-09-25

申请人： KILOPASS TECHNOLOGY, INC.

发明人： LUAN, Harry ,  BATEMAN, Bruce ,  AXELRAD, Valery ,  CHENG, Charlie ,  CHEVALLIER, Christophe

IPC分类号： G11C11/00 ,  G11C11/411 ,  G11C11/419 ,  G11C11/34 ,  G11C7/12

CPC分类号： G11C11/39 ,  G11C5/14 ,  G11C11/34 ,  G11C11/4113 ,  G11C11/416 ,  G11C11/418 ,  G11C11/419 ,  H01L21/8249 ,  H01L27/0623 ,  H01L27/0821 ,  H01L27/0826 ,  H01L27/1027 ,  H01L27/11 ,  H01L27/1104

摘要： A two-transistor memory cell based upon a thyristor for an SRAM integrated circuit is described together with methods of operation. The memory cell can be implemented in different combinations of MOS and bipolar select transistors, or without select transistors, with thyristors in a semiconductor substrate with shallow trench isolation. Standard CMOS process technology can be used to manufacture the SRAM.

摘要翻译： 基于用于SRAM集成电路的晶闸管的双晶体管存储单元与操作方法一起被描述。 存储器单元可以以具有浅沟槽隔离的半导体衬底中的晶闸管与MOS和双极选择晶体管的不同组合或不具有选择晶体管来实现。 标准CMOS工艺技术可用于制造SRAM。

公开(公告)号：WO2016049594A1

公开(公告)日：2016-03-31

申请号：PCT/US2015/052488

申请日：2015-09-25

申请人： KILOPASS TECHNOLOGY, INC.

发明人： LUAN, Harry ,  BATEMAN, Bruce ,  AXELRAD, Valery ,  CHENG, Charlie ,  CHEVALLIER, Christophe

IPC分类号： G11C11/00 ,  G11C11/411 ,  G11C11/419 ,  G11C11/34 ,  G11C7/12

CPC分类号： H01L27/1104 ,  G11C11/39 ,  G11C11/41 ,  G11C11/411 ,  H01L21/8229 ,  H01L21/8249 ,  H01L27/0623 ,  H01L27/0821 ,  H01L27/0826 ,  H01L27/1025 ,  H01L27/1027 ,  H01L27/11 ,  H01L27/1116 ,  H01L29/0649 ,  H01L29/0804 ,  H01L29/083 ,  H01L29/0847 ,  H01L29/1004 ,  H01L29/1012 ,  H01L29/1095 ,  H01L29/66272 ,  H01L29/66386 ,  H01L29/732 ,  H01L29/742 ,  H01L29/7455

摘要： A two-transistor memory cell based upon a thyristor for an SRAM integrated circuit is described together with a process for fabricating it. The memory cell can be implemented in different combinations of MOS and bipolar select transistors, or without select transistors, with thyristors in a semiconductor substrate with shallow trench isolation. Standard CMOS process technology can be used to manufacture the SRAM.

摘要翻译： 基于用于SRAM集成电路的晶闸管的双晶体管存储单元及其制造方法一起被描述。 存储器单元可以以具有浅沟槽隔离的半导体衬底中的晶闸管与MOS和双极选择晶体管的不同组合或不具有选择晶体管来实现。 标准CMOS工艺技术可用于制造SRAM。

公开(公告)号：WO2012061130A2

公开(公告)日：2012-05-10

申请号：PCT/US2011057679

申请日：2011-10-25

申请人： TEXAS INSTRUMENTS INC ,  TEXAS INSTRUMENTS JAPAN ,  CHUANG MING-YEH

发明人： CHUANG MING-YEH

IPC分类号： H01L21/328 ,  H01L21/265 ,  H01L21/331 ,  H01L21/336

CPC分类号： H01L21/26593 ,  H01L21/8249 ,  H01L27/0623 ,  H01L29/66272

摘要： A process of forming an integrated circuit containing a bipolar junction transistor (BJT) (1002) and a metal oxide semiconductor (MOS) (1004) transistor by cooling the integrated circuit substrate to 5 °C or colder and concurrently implanting dopants, at a specified minimum dose according to species, into the emitter region of the BJT and into the source and drain regions of the MOS transistor.

摘要翻译： （BJT）（1002）和金属氧化物半导体（MOS）（1004）晶体管的集成电路通过将集成电路衬底冷却到5℃或更冷并同时注入掺杂剂而形成集成电路的过程， 根据物种的最小剂量进入BJT的发射极区域并进入MOS晶体管的源极和漏极区域。

公开(公告)号：WO2011008359A2

公开(公告)日：2011-01-20

申请号：PCT/US2010/037149

申请日：2010-06-03

申请人： INTERNATIONAL BUSINESS MACHINES CORPORATION ,  JOSEPH, Alvin, J. ,  MALLADI, Ramana, M. ,  SLINKMAN, James, A.

发明人： JOSEPH, Alvin, J. ,  MALLADI, Ramana, M. ,  SLINKMAN, James, A.

IPC分类号： H01L21/331 ,  H01L29/73

CPC分类号： H01L29/66272 ,  G06F17/5009 ,  G06F17/5036 ,  G06F17/5068 ,  G06F2217/12 ,  H01L21/02532 ,  H01L21/02595 ,  H01L21/31111 ,  H01L21/76224 ,  H01L21/76229 ,  H01L21/76232 ,  H01L21/8249 ,  H01L27/0207 ,  H01L29/7322 ,  Y02P90/265

摘要： Bipolar transistor structures, methods of designing and fabricating bipolar transistors, methods of designing circuits having bipolar transistors. The method of designing the bipolar transistor includes: selecting an initial design of a bipolar transistor (240 of FIG. 18); scaling the initial design of the bipolar transistor to generate a scaled design of the bipolar transistor (245); determining if stress compensation of the scaled design of the bipolar transistor is required based on dimensions of an emitter of the bipolar transistor after the scaling (250); and if stress compensation of the scaled design of the bipolar transistor is required then adjusting a layout of a trench isolation layout level of the scaled design relative to a layout of an emitter layout level of the scaled design (255) to generate a stress compensated scaled design of the bipolar transistor (260).

摘要翻译： 双极晶体管结构，设计和制造双极晶体管的方法，设计具有双极晶体管的电路的方法。 设计双极晶体管的方法包括：选择双极晶体管（图18的240）的初始设计; 缩放双极晶体管的初始设计以生成双极晶体管（245）的缩放设计; 基于所述缩放之后所述双极晶体管的发射极的尺寸来确定是否需要所述双极晶体管的缩放设计的应力补偿（250）; 并且如果需要双极晶体管的按比例缩放设计的压力补偿，则调节缩放设计的沟槽隔离布局水平相对于按比例缩放设计（255）的发射器布局水平的布局的布局以生成按比例缩放的应力补偿 双极晶体管（260）的设计。

公开(公告)号：WO2011007699A1

公开(公告)日：2011-01-20

申请号：PCT/JP2010/061480

申请日：2010-07-06

申请人： ミツミ電機株式会社 ,  笠原 正樹

发明人： 笠原　正樹

IPC分类号： H01L21/331 ,  H01L21/8222 ,  H01L21/8248 ,  H01L21/8249 ,  H01L27/06 ,  H01L29/732

CPC分类号： H01L21/8249 ,  H01L21/266 ,  H01L21/76213 ,  H01L27/0623 ,  H01L29/732

摘要： 　半導体装置の製造方法は、半導体基板の表面の所定領域に、ＬＯＣＯＳ酸化膜を形成する工程と、該ＬＯＣＯＳ酸化膜と前記半導体基板の表面の境界を覆うように、ポリシリコン膜を形成する工程と、該ポリシリコン膜をマスクとして、前記半導体基板の表面にイオンの打ち込みを行い、前記半導体基板の表面に、不純物領域を形成する工程とを含む。

摘要翻译： 公开了一种半导体器件制造方法，其包括在半导体衬底的表面的规定区域上形成LOCOS氧化膜的步骤，形成多晶硅膜以覆盖半导体衬底的上述表面和所述第二表面之间的边界的步骤 LOCOS氧化物膜，以及通过使用所述多晶硅膜作为掩模以离子轰击半导体衬底的上述表面，在半导体衬底的上述表面上形成杂质区的步骤。

公开(公告)号：WO2010110894A1

公开(公告)日：2010-09-30

申请号：PCT/US2010/000887

申请日：2010-03-25

申请人： NATIONAL SEMICONDUCTOR CORPORATION

发明人： BULUCEA, Constantin ,  FRENCH, William, D. ,  BAHL, Sandeep, R. ,  YANG, Jeng-Jiun ,  PARKER, D., Courtney ,  JOHNSON, Peter, B. ,  ARCHER, Donald, M.

IPC分类号： H01L21/70 ,  H01L29/02 ,  H01L29/10

CPC分类号： H01L29/0847 ,  H01L21/26586 ,  H01L21/82285 ,  H01L21/823807 ,  H01L21/823814 ,  H01L21/8249 ,  H01L27/0623 ,  H01L27/0826 ,  H01L27/0922 ,  H01L29/0653 ,  H01L29/1045 ,  H01L29/1083 ,  H01L29/167 ,  H01L29/66659 ,  H01L29/7835

摘要： An asymmetric insulated-gate field-effect transistor (100 or 102) has a source (240 or 280) and a drain (242 or 282) laterally separated by a channel zone (244 or 284) of body material (180 or 182) of a semiconductor body. A gate electrode (262 or 302) overlies a gate dielectric layer (260 or 300) above the channel zone. A more heavily doped pocket portion (250 or 290) of the body material extends largely along only the source. The source has a main source portion (240M or 280M) and a more lightly doped lateral source extension (240E or 280E). The drain has a main portion (242M or 282M) and a more lightly doped lateral drain extension (242E or 282E). The drain extension is more lightly doped than the source extension. The maximum concentration of the semiconductor dopant defining the two extensions occurs deeper in the drain extension than in the source extension. Additionally or alternatively, the drain extension extends further laterally below the gate electrode than the source extension. These features enable the threshold voltage to be highly stable with operational time.

摘要翻译： 不对称绝缘栅场效应晶体管（100或102）具有由主体材料（180或182）的沟道区（244或284）横向隔开的源（240或280）和漏极（242或282） 半导体体。 栅电极（262或302）覆盖在沟道区上方的栅介电层（260或300）。 主体材料的更加重掺杂的袋部分（250或290）主要仅沿着源头延伸。 源极具有主源部分（240M或280M）和更轻掺杂的侧向源延伸部（240E或280E）。 漏极具有主要部分（242M或282M）和更轻掺杂的侧向漏极延伸部（242E或282E）。 漏极延伸比源极延伸更轻的掺杂。 限定两个延伸的半导体掺杂物的最大浓度在漏极延伸中比在源极延伸中更深。 另外或替代地，漏极延伸部在栅极电极之下进一步横向延伸，而不是源极延伸部分。 这些特性使得阈值电压在运行时间内稳定。

公开(公告)号：WO2010092555A2

公开(公告)日：2010-08-19

申请号：PCT/IB2010/050668

申请日：2010-02-15

申请人： ASA, Gil

发明人： ASA, Gil

CPC分类号： H01L21/8249 ,  G11C11/411 ,  G11C11/412 ,  H01L27/0623 ,  H01L27/0688 ,  H01L27/1025 ,  H01L27/11 ,  H03K3/288

摘要： A memory cell comprises asymmetric retention elements formed of bipolar junction transistors integrated with a CMOS transistor. The BJT transistors of the retention element may be vertically stacked. In one embodiment, the N region of two adjacent NPN BJT transistors may be connected to ground and may form a common emitter of the NPN BJT transistors while the P region of two adjacent PNP BJT transistors may be connected to high voltage and may form a common emitter of the PNP BJT transistors. For further compactness in one embodiment a base of one transistor doubles as a collector of another transistor. The retention element may have only a single bit line and a single write line, with no negative bit line. In some embodiments, a single inverter and only three transistors may form the retention element. Memory space may be cut approximately in half.

摘要翻译： 存储单元包括由与CMOS晶体管集成的双极结型晶体管形成的不对称保留元件。 保持元件的BJT晶体管可以是垂直堆叠的。 在一个实施例中，两个相邻NPN BJT晶体管的N区可以连接到地，并且可以形成NPN BJT晶体管的公共发射极，而两个相邻的PNP BJT晶体管的P区可以连接到高电压并且可以形成公共 PNP BJT晶体管的发射极。 为了在一个实施例中进一步的紧凑性，一个晶体管的基极可兼作另一个晶体管的集电极。 保持元件可以仅具有单个位线和单个写入线，没有负位线。 在一些实施例中，单个逆变器和仅三个晶体管可以形成保持元件。 内存空间大约可以削减一半。

公开(公告)号：WO2010020897A1

公开(公告)日：2010-02-25

申请号：PCT/IB2009/053401

申请日：2009-08-05

申请人： NXP B.V. ,  INTERUNIVERSITAIR MICROELEKTRONICA CENTRUM VZW ,  BOCCARDI, Guillaume ,  KRAMER, Mark, C., J., C., M. ,  DONKERS, Johannes, J., T., M. ,  CHOI, Li, Jen ,  DECOUTERE, Stefaan ,  SIBAJA-HERNANDEZ, Arturo ,  VAN HUYLENBROECK, Stefaan ,  VENEGAS, Rafael

发明人： BOCCARDI, Guillaume ,  KRAMER, Mark, C., J., C., M. ,  DONKERS, Johannes, J., T., M. ,  CHOI, Li, Jen ,  DECOUTERE, Stefaan ,  SIBAJA-HERNANDEZ, Arturo ,  VAN HUYLENBROECK, Stefaan ,  VENEGAS, Rafael

IPC分类号： H01L21/331 ,  H01L21/8249

CPC分类号： H01L29/1004 ,  H01L21/8249 ,  H01L27/0623 ,  H01L29/66242 ,  H01L29/66287

摘要： The invention relates to a semiconductor device (30) comprising a substrate (1), a semiconductor body (25) comprising a bipolar transistor that comprises a collector region (3), a base region (4), and an emitter region (15), wherein at least a portion of the collector region (3) is surrounded by a first isolation region (2, 8), the semiconductor body (25) further comprises an extrinsic base region (35) arranged in contacting manner to the base region (4). In this way, a fast semiconductor device with reduced impact of parasitic components is obtained.

摘要翻译： 本发明涉及一种包括衬底（1）的半导体器件（30），包括集电极区（3），基极区（4）和发射极区域（15））的双极晶体管的半导体本体（25） ，其中所述集电极区域（3）的至少一部分被第一隔离区域（2,8）包围，所述半导体本体（25）还包括以与所述基极区域接触的方式布置的非本征基极区域（35） 4）。 以这种方式，获得了具有减小的寄生分量影响的快速半导体器件。

公开(公告)号：WO2009052337A2

公开(公告)日：2009-04-23

申请号：PCT/US2008/080245

申请日：2008-10-17

申请人： TEXAS INSTRUMENTS INCORPORATED ,  KOHLI, Puneet

发明人： KOHLI, Puneet

IPC分类号： H01L27/02 ,  H01L27/06

CPC分类号： H01L21/8249 ,  H01L27/0635 ,  Y10S148/009

摘要： Bipolar transistors in complimentary MOS (CMOS) integrated circuits (ICs) (100) are often fabricated as parasitic components, in which emitters of bipolar transistors are implanted in the same processes as CMOS sources/drains, to avoid manufacturing costs associated with dedicated implants for bipolar emitters. Energies and doses of CMOS source/drain implants (116) are typically selected to optimize CMOS transistor performance, resulting in less than optimum values of bipolar parameters such as gain. CMOS ICs often include implanted resistors of a same type as the emitters of the bipolar transistors in the same ICs. This invention discloses bipolar transistors with emitters implanted by CMOS source/drain implants and resistor implants to improve bipolar transistor parameters, and a method for fabricating same.

摘要翻译： 通常将互补MOS（CMOS）集成电路（IC）（100）中的双极型晶体管制造为寄生组件，其中双极晶体管的发射极以与CMOS源极/漏极相同的工艺被植入， 避免与双极发射极专用植入物相关的制造成本。 典型地选择CMOS源极/漏极注入（116）的能量和剂量以优化CMOS晶体管性能，导致低于双极性参数（例如增益）的最佳值。 CMOS IC通常包括与相同IC中的双极晶体管的发射极相同类型的植入电阻。 本发明公开了具有通过CMOS源极/漏极注入和电阻注入植入的发射极以改善双极晶体管参数的双极型晶体管及其制造方法。