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    INSULATE GATE HYBRID MODE TRANSISTOR
    2.
    发明申请
    INSULATE GATE HYBRID MODE TRANSISTOR 审中-公开

    公开(公告)号：WO2018140842A2

    公开(公告)日：2018-08-02

    申请号：PCT/US2018/015626

    申请日：2018-01-28

    Applicant: WU, Hongjian

    Inventor： WU, Hongjian

    IPC: H01L27/118

    CPC classification number: H01L29/7397 ,  H01L29/1095 ,  H01L29/407 ,  H01L29/47 ,  H01L29/66348

    Abstract: Insulate Gate Hybrid Mode Transistor (IGHMT) includes a substrate of the first conductivity type having a high doping top layer of the same conductivity type on its first surface; a PN junction formed by a second conductivity type bottom layer provided on the second surface of the substrate; plurality of trenches that penetrate the surface of high doping top layer and extend a pre-determined depth into substrate separated by the mesas having parallel sides. In one side of the mesa the sidewall Schottky junction is formed on the upper portion of the first trench while in the opposite side of the mesa the MOS control electrode is formed in the second trench. The Cathode electrode electrically connect Schottky junction in the first trench and high doping top layer. The Anode electrode electrically connects the surface of the bottom layer.

    半導体装置および電力変換装置
    4.
    发明申请
    半導体装置および電力変換装置 审中-公开
    半导体器件和功率转换器件

    公开(公告)号：WO2017187670A1

    公开(公告)日：2017-11-02

    申请号：PCT/JP2017/001444

    申请日：2017-01-18

    Applicant: 三菱電機株式会社

    Inventor： 足立　亘平 ,  菅原　勝俊 ,  福井　裕 ,  田中　梨菜 ,  小西　和也

    IPC: H01L29/78 ,  H01L29/12

    CPC classification number: H01L29/0623 ,  H01L29/1095 ,  H01L29/12 ,  H01L29/78 ,  H01L29/7813 ,  H02M1/08 ,  H02M7/53871 ,  H02P27/08

    Abstract: 本発明は、トレンチゲートを有する半導体装置において、第１導電型の半導体層に設けられたトレンチの底部に接する第２導電型のトレンチ底部保護層と、隣り合うトレンチ底部保護層間に設けられた第１導電型の空乏化抑制層を備え、空乏化抑制層は、隣り合うトレンチ底部保護層までの水平方向の距離が等しい中間点を含み、トレンチおよびトレンチ底部保護層の何れとも接しない大きさに形成され、その不純物濃度は半導体層よりも高く設定される。

    Abstract translation:

    本发明的目的是提供一种具有沟槽栅的半导体装置，以及与所述第一导电型，相邻的沟槽的半导体层中提供的沟槽的底部接触的第二导电类型的沟槽底部保护层 包括：在所述底部保护层提供第一导电型耗尽抑制层，耗尽抑制层由相邻沟槽中的沟槽底部保护层和所述沟槽底部的保护层在水平方向上相等的中点的距离 并且其杂质浓度设定为高于半导体层的杂质浓度。

    SEMICONDUCTOR SWITCHING ELEMENT
    6.
    发明申请
    SEMICONDUCTOR SWITCHING ELEMENT 审中-公开
    半导体开关元件

    公开(公告)号：WO2017145211A1

    公开(公告)日：2017-08-31

    申请号：PCT/JP2016/005222

    申请日：2016-12-26

    Applicant: TOYOTA JIDOSHA KABUSHIKI KAISHA ,  DENSO CORPORATION

    Inventor： SAITO, Jun ,  AOI, Sachiko ,  URAKAMI, Yasushi

    IPC: H01L29/78 ,  H01L29/739 ,  H01L29/06

    CPC classification number: H01L29/7813 ,  H01L21/047 ,  H01L21/26586 ,  H01L29/0623 ,  H01L29/0696 ,  H01L29/1095 ,  H01L29/1608 ,  H01L29/42368 ,  H01L29/66068 ,  H01L29/66734 ,  H01L29/7397

    Abstract: A trench gate semiconductor switching element is provided. The semiconductor substrate of ths element includes a second conductivity type bottom region in contact with the gate insulation layer at a bottom surface of the trench, and a first conductivity type second semiconductor region extending from a position in contact with a lower surface of the body region to a position in contact with a lower surface of the bottom region. The bottom region includes a first bottom region in contact with the gate insulation layer in a first range of the bottom surface positioned at an end in a long direction of the trench and extending from the bottom surface to a first position; and a second bottom region in contact with the gate insulation layer in a second range adjacent to the first range and extending from the bottom surface to a second position lower than the first position.

    Abstract translation: 提供沟槽栅极半导体开关元件。 该元件的半导体衬底包括在沟槽的底表面处与栅极绝缘层接触的第二导电类型底部区域和从与主体区域的下表面接触的位置延伸的第一导电类型第二半导体区域 到与底部区域的下表面接触的位置。 所述底部区域包括第一底部区域和第二底部区域，所述第一底部区域在所述底表面的第一范围中与所述栅极绝缘层接触，所述第一底部表面位于所述沟槽的长度方向上的端部处并且从所述底表面延伸到第一位置; 以及第二底部区域，所述第二底部区域在与所述第一范围相邻的第二范围内与所述栅极绝缘层接触，并且从所述底面延伸到低于所述第一位置的第二位置。

    QUASI-LATERAL DIFFUSION TRANSISTOR WITH DIAGONAL CURRENT FLOW DIRECTION
    7.
    发明申请
    QUASI-LATERAL DIFFUSION TRANSISTOR WITH DIAGONAL CURRENT FLOW DIRECTION 审中-公开
    具有对角线电流方向的准横向扩散晶体管

    公开(公告)号：WO2017125827A1

    公开(公告)日：2017-07-27

    申请号：PCT/IB2017/050097

    申请日：2017-01-10

    Applicant: SILANNA ASIA PTE LTD

    Inventor： MOLIN, Stuart B. ,  IMTHURN, George

    IPC: H01L29/417 ,  H01L29/78 ,  H01L29/786 ,  H01L29/08 ,  H01L29/40 ,  H01L21/336

    CPC classification number: H01L23/552 ,  H01L21/76895 ,  H01L23/528 ,  H01L29/0649 ,  H01L29/0865 ,  H01L29/0882 ,  H01L29/1095 ,  H01L29/402 ,  H01L29/4175 ,  H01L29/45 ,  H01L29/66681 ,  H01L29/66696 ,  H01L29/7816 ,  H01L29/7824 ,  H01L29/78624

    Abstract: A quasi-lateral diffusion transistor is formed in a semiconductor-on-insulator (SOI) wafer by forming a gate region, a body region, a drift region, and a source region and bonding a handle wafer to the SOI wafer at a first side (e.g., top side) of the SOI wafer; and removing a semiconductor substrate of the SOI wafer, forming a hole in a buried insulator layer of the SOI wafer, and forming a drain region for the transistor at a second side (e.g., bottom side) of the SOI wafer. The body region and the drift region physically contact the buried insulator layer. The drain region is formed in a bottom portion of the drift region exposed by the hole and is laterally offset from the source region. In operation of the quasi-lateral diffusion transistor, a current flow direction through the semiconductor layer is diagonal between the source region and the drain region.

    Abstract translation: 通过形成栅极区域，体区域，漂移区域和源极区域并且将操作晶片接合到绝缘体上硅（SOI）晶片，从而形成准横向扩散晶体管 到SOI晶片的第一侧（例如，顶侧）的SOI晶片; 以及去除SOI晶片的半导体衬底，在SOI晶片的掩埋绝缘层中形成孔，以及在SOI晶片的第二侧（例如底侧）形成用于晶体管的漏极区。 体区和漂移区物理接触掩埋绝缘体层。 漏极区形成在由孔暴露的漂移区的底部中，并且从源极区横向偏移。 在准横向扩散晶体管的操作中，穿过半导体层的电流方向在源极区和漏极区之间是对角的。

    半導体装置および半導体装置の製造方法
    9.
    发明申请
    半導体装置および半導体装置の製造方法 审中-公开
    半导体器件及制造半导体器件的方法

    公开(公告)号：WO2017047284A1

    公开(公告)日：2017-03-23

    申请号：PCT/JP2016/073367

    申请日：2016-08-08

    Applicant: 富士電機株式会社

    Inventor： 星　保幸 ,  原田　祐一 ,  椎木　崇

    IPC: H01L29/78 ,  H01L21/336 ,  H01L23/48 ,  H01L29/12

    CPC classification number: H01L29/408 ,  H01L21/0465 ,  H01L21/0485 ,  H01L23/48 ,  H01L29/1095 ,  H01L29/12 ,  H01L29/1608 ,  H01L29/417 ,  H01L29/66068 ,  H01L29/7395 ,  H01L29/7811

    Abstract: 半導体装置の、ゲート電極（７）とソース電極（８）を電気的に絶縁する層間絶縁膜（１３）は、ＢＰＳＧ膜（１００）、ＮＳＧ膜（１０１）が順に積層された構造を有する。また、層間絶縁膜（１３）は、ＢＰＳＧ膜（１００）、ＮＳＧ膜（１０１）、ＳｉＮ膜（１０２）が順に積層された構造を有する、または、ＢＰＳＧ膜（１００）、ＳｉＮ膜（１０２）、ＮＳＧ膜（１０１）が順に積層された構造を有する。このようにすることで、ピン状電極を半田で接合した半導体装置の信頼性を向上させることができる。

    Abstract translation: 在半导体装置中使栅电极（7）和源电极（8）彼此电绝缘的层间绝缘膜（13）具有层叠BPSG膜（100）和NSG膜（101）的结构 按照规定。 此外，层间绝缘膜（13）具有按照所述顺序层叠BPSG膜（100），NSG膜（101）和SiN膜（102）的结构，或者将BPSG 膜（100），SiN膜（102）和NSG膜（101）按照顺序层叠。 通过采用这种结构，能够提高通过焊料对pin状电极进行接合的半导体装置的可靠性。

    半導体装置および半導体装置の製造方法
    10.
    发明申请
    半導体装置および半導体装置の製造方法 审中-公开
    半导体器件及制造半导体器件的方法

    公开(公告)号：WO2017047283A1

    公开(公告)日：2017-03-23

    申请号：PCT/JP2016/073366

    申请日：2016-08-08

    Applicant: 富士電機株式会社

    Inventor： 星　保幸 ,  原田　祐一 ,  椎木　崇

    IPC: H01L29/78 ,  H01L21/336 ,  H01L23/48 ,  H01L29/12

    CPC classification number: H01L29/1608 ,  H01L21/0465 ,  H01L21/0485 ,  H01L23/48 ,  H01L29/0696 ,  H01L29/1095 ,  H01L29/417 ,  H01L29/41741 ,  H01L29/51 ,  H01L29/66068 ,  H01L29/7395 ,  H01L29/78 ,  H01L29/7802

    Abstract: 半導体装置は、ソース電極（８）と、ソース電極（８）上に保護膜（１５）と、ソース電極（８）上に保護膜（１５）が設けられていない部分にめっき膜（１６）と、を備え、めっき膜（１６）と保護膜（１５）とソース電極（８）がお互いに接する３重点部分の直下にチャネルが設けられていない。また、半導体装置は、めっき膜（１６）と保護膜（１５）とソース電極（８）がお互いに接する３重点部分の直下に第２の第１導電型領域（４）が設けられていない。このようにすることで、ピン状電極を半田で接合した半導体装置の信頼性を向上させることができる。

    Abstract translation: 半导体器件设置有源电极（8），设置在源电极（8）上的保护膜（15）和源电极（8）部分上的镀膜（16），保护膜 （15）不直接设置在镀膜（16），保护膜（15）和源电极（8）彼此接触的三点部分的正下方。 另外，在镀膜（16），保护膜（15）和源电极（8）接触的三点部分的正下方的半导体器件也不设置第二第一导电型区域（4） 彼此。 这种结构使得可以提高通过焊料将pin形电极接合的半导体器件的可靠性。

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