公开(公告)号：WO2006011677A1

公开(公告)日：2006-02-02

申请号：PCT/JP2005/014355

申请日：2005-07-29

Applicant: 独立行政法人物質・材料研究機構 ,  長谷川 明 ,  三石 和貴 ,  古屋 一夫

Inventor： 長谷川 明 ,  三石 和貴 ,  古屋 一夫

IPC: G01N23/225

CPC classification number: G01N23/2257 ,  H05G2/00

Abstract: 2から100keVの低エネルギーを有する正イオンを軽元素を含む絶縁体材料ターゲットヘ照射することによって、小型且つ低コストの設備で、絶縁体材料ターゲットに含まれる軽元素の特性X線を効率良く発生させることが可能な軽元素特性X線発生方法を提供し、この発生した特性X線を利用する元素分析・評価装置及び方法を提供する。

Abstract translation: 一种发光元件特征X射线的方法，其特征在于，对具有2〜100keV的低能量的正离子照射含有光元素的绝缘体材料靶，从而实现含有所述光元件特性的X射线的特征的有效发射 绝缘材料目标采用紧凑型低成本设备。 此外，提供了一种使用这样发射的特征X射线的元素分析/估计装置和方法。

公开(公告)号：WO2005083716A1

公开(公告)日：2005-09-09

申请号：PCT/JP2005/001896

申请日：2005-02-09

Applicant: シャープ株式会社 ,  凸版印刷株式会社 ,  前田 賢吾 ,  谷川 明 ,  西山 増治 ,  大堀 庄一 ,  平野 誠 ,  高島 洋 ,  的場 伸次 ,  浅野 正通

Inventor： 前田 賢吾 ,  谷川 明 ,  西山 増治 ,  大堀 庄一 ,  平野 誠 ,  高島 洋 ,  的場 伸次 ,  浅野 正通

IPC: G11C16/32

CPC classification number: H03L7/0814 ,  H03K5/133 ,  H03K5/135 ,  H03K5/1534 ,  H03L7/0818

Abstract: 　　本発明のＤＬＬ回路は、外部クロックに対する内部クロック遅延に相当するダミー遅延（ダミー遅延回路２００）と、遅延量調整信号により遅延量を調整するコース遅延回路４００およびファイン遅延回路５００を持つ可変遅延付加回路と、内部クロックと可変遅延回路及びダミー遅延を介して入力される遅延クロックとの位相を比較し、可変遅延付加回路に遅延量調整信号を出力する位相比較回路３００とを有する。バースト開始時の初期化モードとして、内部クロックの１クロック周期の間、論理“１”にセットされる第１の信号を、ダミー遅延を通して可変遅延付加回路に入力し、可変遅延付加回路により第１の信号の論理“１”の継続時間を内部クロックの１クロック周期の終了まで検出し、継続時間を基にコース遅延回路の遅延量を設定することによって可変遅延付加回路の遅延量を初期設定する。

Abstract translation: DLL电路具有对应于相对于外部时钟的内部时钟延迟的虚拟延迟（虚拟延迟电路200）; 包括用于通过使用延迟量调节信号调整延迟量的粗略（400）和精细（500）延迟电路的可变延迟加法电路; 以及将内部时钟的相位与经由可变延迟电路接收的延迟时钟的相位进行比较的相位比较电路（300）和虚拟延迟，以将延迟量调整信号输出到可变延迟加法电路。 在突发开始时的初始化模式中，在内部时钟的周期内被设置为逻辑“1”的第一信号经由虚拟延迟被输入到可变延迟加法电路，逻辑“ 1“由可变延迟加法电路确定，直到内部时钟的周期结束为止，基于持续时间建立粗延迟电路的延迟量，由此执行延迟量的初始建立 的可变延迟加法电路。

公开(公告)号：WO2005078731A1

公开(公告)日：2005-08-25

申请号：PCT/JP2005/001893

申请日：2005-02-09

Applicant: シャープ株式会社 ,  凸版印刷株式会社 ,  前田 賢吾 ,  谷川 明 ,  西山 増治 ,  大堀 庄一 ,  平野 誠 ,  高島 洋 ,  的場 伸次 ,  浅野 正通

Inventor： 前田 賢吾 ,  谷川 明 ,  西山 増治 ,  大堀 庄一 ,  平野 誠 ,  高島 洋 ,  的場 伸次 ,  浅野 正通

IPC: G11C11/401

CPC classification number: G11C16/32 ,  G11C7/1027 ,  G11C7/1072

Abstract: 　本発明の半導体メモリは、クロックに同期したバーストモード読出機能を持ち、複数のメモリ素子からなるメモリアレイと、アドレスの上位アドレスをメモリアクセスアドレスとし、下位アドレスをバーストアドレスとし、クロックに同期して出力するシンクロリード制御回路と、メモリアドレスで選択されたメモリ素子の出力データを出力するセンスアンプと、バーストアドレスをデコードするデコーダと、このバーストアドレスをクロックに同期させてラッチするアドレスラッチと、各出力データを保持し、アドレスラッチのバーストアドレスに対応して、保持されている出力データを選択するページセレクタと、クロックに同期して、出力データをラッチする出力ラッチとを有している。

Abstract translation: 一种具有时钟同步突发模式读取功能并包括由多个存储元件构成的存储器阵列的半导体存储器; 与时钟同步地输出地址的高阶地址作为存储器访问地址的同步读取控制电路，并且与时钟同步地将低阶地址作为突发地址输出; 读出放大器，输出由存储器地址选择的存储元件的输出数据; 解码器，其解码突发地址; 地址锁存器，与时钟同步地锁存突发地址; 页面选择器，其保存输出数据，并根据地址锁存器的突发地址选择所保存的输出数据; 以及与时钟同步地锁存输出数据的输出锁存器。

公开(公告)号：WO2006098101A1

公开(公告)日：2006-09-21

申请号：PCT/JP2006/302091

申请日：2006-02-07

Applicant: 日本電気株式会社 ,  谷川 明男

Inventor： 谷川 明男

IPC: C22C9/00 ,  C23C26/00 ,  C25D5/34

CPC classification number: C22C9/00 ,  C22F1/08 ,  C23C26/00 ,  C23C28/02 ,  C23C30/00 ,  C25D3/02 ,  H01L21/2855 ,  H01L21/28556 ,  H01L21/288 ,  H01L21/2885 ,  H01L21/76838 ,  H05K1/09 ,  Y10T428/24917

Abstract: 　金属材料の化学的性質および電気的性質をそのままに保ちつつ、各種金属膜に用いたときに、機械的強度、耐摩耗性および膜としての均一性の少なくとも一つを向上させることができる。 　ゲルの三次元的網目状組織４０６により金属４０１の結晶中に網目状に絡みついた転位４０７が高密度に導入されているので、引張り応力４０３が加えられた場合に、これらの転位が僅かにずれる。その結果、金属４０１は、結晶粒オーダでは歪みを均一に分散させつつ変形するので、粒界４０２に破壊や切断に至る応力集中が生じない。したがって、本発明の金属材料は、機械的強度および耐磨耗性が向上する。

Abstract translation: 在保持其原始化学和电学性质的金属材料中，当用于各种金属膜中时，实现了机械强度，耐磨性和膜均匀性中的至少一种的增强。 由于凝胶（406）的三维网络结构，在金属（401）的晶体中以高密度引入相互缠绕网状的位错（407），当施加拉伸应力（403）时，位错稍微偏移。 结果，由于金属（401）在晶粒均匀地分散应变的同时发生变形，所以在晶界（402）处不产生导致断裂或断裂的应力集中。 因此，该金属材料的机械强度和耐磨性得到改善。

公开(公告)号：WO2005028706A1

公开(公告)日：2005-03-31

申请号：PCT/JP2004/012070

申请日：2004-08-23

Applicant: 日本電気株式会社 ,  谷川 明男

Inventor： 谷川 明男

IPC: C23C30/00

CPC classification number: C23C30/00 ,  C23C26/00 ,  C23C26/02 ,  C25D7/0607 ,  C25D7/123

Abstract: 　三次元的網目状組織の間隙に金属が緻密に充填されている複合材により、機械的強度が高く耐摩耗性に優れる複合材を実現した。また、ゲルの有する三次元的網目状組織の間隙に金属が緻密に充填されている複合材により、機械的強度が高く耐摩耗性に優れる複合材を実現した。この複合材は、三次元的網目状組織を有するゲルを基板上に形成させて、間隙に溶媒を含む三次元的網目状組織を形成する工程と、その間隙に、めっき法によりその溶媒と置き換えて金属を充填させる工程とにより製造される。

Abstract translation: 具有高机械强度和优异耐磨性的复合材料以及该复合材料的制造方法。 复合材料通过以三维网状结构的间隙或凝胶的三维结构的间隙密集地填充金属而形成。 该方法包括通过在基板上形成具有三维网格结构的凝胶和通过用溶剂替换金属来填充金属的步骤来形成具有间隙的溶剂的三维网状结构的步骤 通过电镀法。

公开(公告)号：WO2005078735A1

公开(公告)日：2005-08-25

申请号：PCT/JP2005/001895

申请日：2005-02-09

Applicant: シャープ株式会社 ,  凸版印刷株式会社 ,  前田 賢吾 ,  谷川 明 ,  西山 増治 ,  大堀 庄一 ,  平野 誠 ,  高島 洋 ,  的場 伸次 ,  浅野 正通

Inventor： 前田 賢吾 ,  谷川 明 ,  西山 増治 ,  大堀 庄一 ,  平野 誠 ,  高島 洋 ,  的場 伸次 ,  浅野 正通

IPC: G11C16/32

CPC classification number: H03L7/0814 ,  G11C7/1072 ,  G11C7/222 ,  G11C16/32 ,  G11C29/02 ,  G11C29/028 ,  G11C29/50012 ,  G11C2207/2254 ,  H03K5/133 ,  H03K2005/00019 ,  H03L7/0818

Abstract: 　本発明の半導体メモリは、内部クロックと遅延クロックとの位相を比較する位相比較回路と、位相比較回路からの信号により遅延量を調節する可変遅延付加回路とを有するＤＬＬ回路を用いた半導体メモリであって、バースト開始時に、内部クロックの１クロック周期の開始により論理“１”にラッチされる第１の信号を、ダミー遅延を通して可変遅延付加回路に入力する手段と、可変遅延付加回路によりダミー遅延を通して入力された第１の信号の論理“１”の継続時間を内部クロックの１クロック周期の終了まで検出し、継続時間を基に可変遅延付加回路の遅延量の初期値を設定する手段と、を備えることを特徴とする。

Abstract translation: 半导体存储器使用具有相位比较电路的DLL电路，其将间隔时钟的相位与延迟时钟的相位进行比较; 以及可变延迟加法电路，其基于来自相位比较电路的信号来调整延迟量。 半导体存储器包括用于通过伪脉冲延迟将可变延迟加法电路输入第一信号，该第一信号在脉冲串开始时被内部时钟的周期的开始锁存到逻辑“1” 以及用于确定经由虚拟延迟从可变延迟加法电路接收到的第一信号的逻辑“1”的持续时间的装置，直到内部时钟的周期结束，基于持续时间来建立 可变延迟加法电路的延迟量的初始值。

公开(公告)号：WO2005078734A1

公开(公告)日：2005-08-25

申请号：PCT/JP2005/001894

申请日：2005-02-09

Applicant: シャープ株式会社 ,  凸版印刷株式会社 ,  前田 賢吾 ,  谷川 明 ,  西山 増治 ,  大堀 庄一 ,  平野 誠 ,  高島 洋 ,  的場 伸次 ,  浅野 正通

Inventor： 前田 賢吾 ,  谷川 明 ,  西山 増治 ,  大堀 庄一 ,  平野 誠 ,  高島 洋 ,  的場 伸次 ,  浅野 正通

IPC: G11C16/32

CPC classification number: H03L7/0814 ,  G11C7/1072 ,  G11C7/222 ,  G11C16/32 ,  G11C29/02 ,  G11C29/028 ,  G11C29/50012 ,  G11C2207/2254 ,  H03K5/133 ,  H03K2005/00019 ,  H03L7/0818

Abstract: 　本発明のＤＬＬ回路は、基準クロックと遅延クロックとの位相を比較する位相比較回路と、位相比較回路からの信号により遅延量を調節する可変遅延付加回路とを有するＤＬＬ回路であって、バースト開始時に、内部クロックの１クロック周期の開始により論理“１”にラッチされる第１の信号を、ダミー遅延を通して可変遅延付加回路に入力する手段と、可変遅延付加回路によりダミー遅延を通して入力された第１の信号の論理“１”の継続時間を内部クロックの１クロック周期の終了まで検出し、継続時間を基に可変遅延付加回路の遅延量の初期値を設定する手段と、を備える。

Abstract translation: DLL电路具有比较参考时钟的相位和延迟时钟的相位的相位比较电路; 以及可变延迟加法电路，其基于来自相位比较电路的信号来调整延迟量。 DLL电路包括用于通过虚拟延迟输入在突发开始时通过内部时钟的周期的开始被锁存到逻辑“1”的第一信号的装置; 以及用于确定经由虚拟延迟从可变延迟加法电路接收到的第一信号的逻辑“1”的持续时间的装置，直到内部时钟的周期结束，基于持续时间来建立 可变延迟加法电路的延迟量的初始值。

公开(公告)号：WO2005034234A1

公开(公告)日：2005-04-14

申请号：PCT/JP2003/012671

申请日：2003-10-02

Applicant: 富士通株式会社 ,  長谷川 明広

Inventor： 長谷川 明広

IPC: H01L21/768

CPC classification number: H01L21/76834 ,  H01L21/76843 ,  H01L21/76852 ,  H01L21/76885 ,  H01L23/5226 ,  H01L23/5283 ,  H01L23/53238 ,  H01L23/53295 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 　層間絶縁膜（１）及びＣＭＰストッパ膜を形成した後、配線溝を形成する。次に、配線溝内にバリアメタル膜（４）及びＣｕ膜（５）を埋め込んだ後、ＣＭＰストッパ膜が露出するまで、ＣＭＰ等によってＣｕ膜（５）及びバリアメタル膜（４）を平坦化することにより、下層配線（１７）を形成する。次いで、ドライエッチングによってＣＭＰストッパを除去することにより、相対的に下層配線（１７）の表面を周囲から突出させる。続いて、全面にエッチングストッパ膜（６）を形成する。その後、ビアプラグ（１８）を形成し、更に、下層配線（１７）と同様にして、上層配線（１９）を形成する。

Abstract translation: 在形成层间绝缘膜（1）和CMP阻挡膜之后，形成布线槽。 将阻挡金属膜（4）和Cu膜（5）嵌入布线槽中，然后通过CMP等将Cu膜（5）和阻挡金属膜（4）平坦化，直到CMP阻挡膜为 从而形成下层布线（17）。 接下来，通过干蚀刻去除CMP阻挡层，由此下层布线（17）的表面相对地从周围部分突出。 在整个表面上形成蚀刻停止膜（6），然后形成通孔塞（18）。 以与下层布线（17）相同的方式形成上层布线（19）。

公开(公告)号：WO2004066386A1

公开(公告)日：2004-08-05

申请号：PCT/JP2004/000569

申请日：2004-01-23

Applicant: 日本電気株式会社 ,  谷川 明男

Inventor： 谷川 明男

IPC: H01L27/10

CPC classification number: H01L27/10 ,  H01L45/06 ,  H01L45/1206 ,  H01L45/1233 ,  H01L45/14

Abstract: 電子素子は、少なくとも電子伝導体である合金製の記憶コアとその両端に電極を有する。そして、電流を印加することで合金組成の偏りを起こして記録の書き込みを行う。前記記憶コアは、書込み前又は記録保存時には結晶学的安定状態にあり、温度上昇時に固相間の相転移をともなう非平衡状態に成り得る合金で構成されている。この場合に、微小サイズ効果又は表面界面の効果、同時蒸着などの合金薄膜形成、過飽和状態、及びアモルファス状態などを含む準安定状態と、非平衡状態である相転移における極めて高速であるエレクトロマイグレーションを応用して電子素子を超高速動作させ、安定した書き込み又は書き換え動作を確保する。

Abstract translation: 电子器件包括由电子导体制成的合金记忆芯和设置在电子导体的两端的电极。 通过施加电流，使得合金组成不均匀以写入数据。 记忆芯由在数据写入之前或数据存储期间处于晶体学稳定状态的合金制成，并且当温度升高时由于从一个固相转变到另一固相而可以进入非平衡状态。 极高速电子迁移发生在亚稳态，例如由微尺寸效应或表面界面效应引起的过饱和状态或非晶状态，或通过合金薄膜形成如共蒸发或伴随相变的非平衡状态发生 。 通过应用这种电子迁移，电子器件以超高速度运行，以确保稳定的写入或稳定的重写。