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    METHODS OF FORMING LOW CAPACITANCE INTERCONNECT STRUCTURES UTILIZING LOW DIELECTRIC MATERIALS
    3.
    发明申请
    METHODS OF FORMING LOW CAPACITANCE INTERCONNECT STRUCTURES UTILIZING LOW DIELECTRIC MATERIALS 审中-公开
    利用低介电材料形成低电容互连结构的方法

    公开(公告)号：WO2017111854A1

    公开(公告)日：2017-06-29

    申请号：PCT/US2015/000428

    申请日：2015-12-24

    Applicant: INTEL CORPORATION

    Inventor： CHANDHOK, Mainish ,  LIAO, Szuya ,  YOO, Hui, Jae ,  BINDL, Sominick ,  CHAO, Huang-lin ,  TURKOT, Robert ,  KAVALIEROS, Jack

    IPC: H01L21/768 ,  H01L21/205 ,  H01L21/31

    CPC classification number: H01L21/7682 ,  H01L21/76816 ,  H01L21/76885 ,  H01L21/76897 ,  H01L2224/16225

    Abstract: Methods of lowering the capacitance of interconnect patterns comprising adjacent metal lines with differing metal compositions, are described. Those methods/structures may include providing a substrate comprising a first conductive interconnect structure comprising a first material, and a second interconnect structure comprising a second material, wherein the first and second conductive interconnect structures are disposed adjacent to one another on the substrate, forming an air gap disposed between the first and second conductive interconnect structures by utilizing a vapor phase etch process, and encapsulating the air gap with a low k dielectric material.

    Abstract translation: 描述了降低包括具有不同金属成分的相邻金属线的互连图案的电容的方法。 那些方法/结构可以包括提供包括包含第一材料的第一导电互连结构和包含第二材料的第二互连结构的衬底，其中第一和第二导电互连结构在衬底上彼此相邻布置，形成 气隙设置在第一和第二导电互连结构之间，通过利用气相蚀刻工艺，并用低k介电材料封装气隙。

    TECHNIQUES FOR FORMING ELECTRICALLY CONDUCTIVE FEATURES WITH IMPROVED ALIGNMENT AND CAPACITANCE REDUCTION
    4.
    发明申请
    TECHNIQUES FOR FORMING ELECTRICALLY CONDUCTIVE FEATURES WITH IMPROVED ALIGNMENT AND CAPACITANCE REDUCTION 审中-公开
    形成具有改善的对准和电容降低的导电特性的技术

    公开(公告)号：WO2017111803A1

    公开(公告)日：2017-06-29

    申请号：PCT/US2015/000341

    申请日：2015-12-24

    Applicant: INTEL CORPORATION

    Inventor： LIN, Kevin ,  SCHENKER, Richard, E. ,  CHANDHOK, Manish ,  BIELEFELD, Jefferey

    IPC: H01L21/768 ,  H01L21/60

    CPC classification number: H01L21/76834 ,  H01L21/76816 ,  H01L21/76832 ,  H01L21/76885 ,  H01L21/76897 ,  H01L23/53295

    Abstract: Techniques are disclosed for forming electrically conductive features with improved alignment and capacitance reduction. In accordance with some embodiments, individual conductive features may be formed over a semiconductor substrate by a subtractive process (e.g., subtractive patterning). For a given feature, first and second barrier layers (conformal or otherwise) may be disposed along sidewalls thereof, and a helmet-like hardmask body may be disposed over a top surface thereof. Additional conductive features can be formed between existing features, using the barrier layers as alignment spacers, thereby halving (or otherwise reducing) feature pitch. A layer of another hardmask material may be disposed over the additionally formed features. That layer and the helmet-like hardmask bodies may be of different material composition, providing for etch selectivity with respect to one another. Additional layer(s) can be formed over the resultant topography, exploiting the hardmask etch selectivity in forming interconnects for adjacent integrated circuit layers.

    Abstract translation: 公开了用于形成具有改进的对准和电容减小的导电特征的技术。 根据一些实施例，可以通过减法过程（例如，减法图案化）在半导体衬底上方形成各个导电特征。 对于给定的特征，第一和第二阻挡层（保形或其他）可以沿其侧壁布置，并且头盔状硬掩模主体可以布置在其顶表面上方。 可以在现有特征之间形成额外的导电特征，使用阻挡层作为对准间隔件，由此使特征间距减半（或以其他方式减小）。 一层另一种硬掩模材料可以设置在附加形成的特征上。 该层和头盔状硬掩模主体可以具有不同的材料组成，从而相对于彼此提供蚀刻选择性。 附加层可以形成在合成地形上，利用硬掩模蚀刻选择性形成用于相邻集成电路层的互连。

    PRESERVATION OF FINE PITCH REDISTRIBUTION LINES
    5.
    发明申请
    PRESERVATION OF FINE PITCH REDISTRIBUTION LINES 审中-公开
    微调重新分配线的保护

    公开(公告)号：WO2015195067A3

    公开(公告)日：2016-04-14

    申请号：PCT/US2013048775

    申请日：2013-06-28

    Applicant: INTEL CORP

    Inventor： LEE KEVIN J ,  KOTHARI HITEN ,  LYTLE WAYNE M

    IPC: H01L21/60 ,  H01L23/48

    CPC classification number: H01L23/528 ,  H01L21/76834 ,  H01L21/76846 ,  H01L21/76885 ,  H01L23/481 ,  H01L23/525 ,  H01L23/53238 ,  H01L2224/1182 ,  H01L2224/13565

    Abstract: An embodiment includes a semiconductor apparatus comprising: a redistribution layer (RDL) including a patterned RDL line having two RDL sidewalls, the RDL comprising a material selected from the group comprising Cu and Au; protective sidewalls directly contacting the two RDL sidewalls; a seed layer including the material; and a barrier layer; wherein (a) the RDL line has a RDL line width orthogonal to and extending between the two RDL sidewalls, and (b) the seed and barrier layers each include a width parallel to and wider than the RDL line width. Other embodiments are described herein.

    Abstract translation: 一个实施例包括半导体装置，其包括：再分配层（RDL），其包括具有两个RDL侧壁的图案化RDL线，所述RDL包括选自包括Cu和Au的材料; 直接接触两个RDL侧壁的保护侧壁; 包括该材料的种子层; 和阻挡层; 其中（a）所述RDL线具有与所述两个RDL侧壁正交并在所述两个RDL侧壁之间延伸的RDL线宽，并且（b）所述种子和阻挡层各自包括平行于并且宽于所述RDL线宽度的宽度。 本文描述了其它实施例。

    貫通ヴィアの形成方法および電子製品の製造方法
    9.
    发明申请
    貫通ヴィアの形成方法および電子製品の製造方法 审中-公开
    形成通过方法和制造电子设备的方法

    公开(公告)号：WO2014112305A1

    公开(公告)日：2014-07-24

    申请号：PCT/JP2013/084637

    申请日：2013-12-25

    Applicant: 東京エレクトロン株式会社

    Inventor： 城　俊彦 ,  杉田　吉平 ,  橋本　浩幸 ,  原田　宗生

    IPC: H01L21/3205 ,  H01L21/768 ,  H01L23/32 ,  H01L23/522 ,  H01L25/065 ,  H01L25/07 ,  H01L25/18

    CPC classification number: H01L21/76898 ,  H01L21/76885 ,  H01L23/522 ,  H01L25/0657 ,  H01L2924/0002 ,  H01L2924/00

    Abstract: 　貫通ヴィアの形成方法を開示する。貫通ヴィアは、基板（１）の表面から、基板（１）内に向かってホール状のトレンチ（３）を形成する工程と、トレンチ（３）内に、第１の絶縁膜（４）を形成する工程と、第１の絶縁膜（４）が形成されたトレンチ（３）内に、貫通ヴィアとなる導電体膜（６Ｖ）を形成する工程と、基板（１）の裏面を後退させ、基板１の裏面から、内側に導電体膜（６Ｖ）を包んでいる第１の絶縁膜（４）を突出させる工程と、基板（１）の裏面上、および基板（１）の裏面から突出された第１の絶縁膜（４）上に、第２の絶縁膜（９）を形成する工程と、第２の絶縁膜（９）、第１の絶縁膜（４）、および導電体膜（６Ｖ）を後退させ、導電体膜（６Ｖ）を外部に露出させる工程とを含んで形成される。そして、第２の絶縁膜（９）は、高分子膜にて形成する。

    Abstract translation: 本发明公开了一种形成通孔的方法。 通孔通过以下方法形成：包括：从基板（1）的表面朝向基板（1）的内部形成孔状沟槽（3）的步骤; 在沟槽（3）中形成第一绝缘膜（4）的步骤; 在其中形成有第一绝缘膜（4）的沟槽（3）中形成将形成通孔的导体膜（6V）的步骤; 使得基板（1）的后表面被拉出以使覆盖导体膜（6V）的第一绝缘膜（4）从基板（1）的后表面突出的步骤; 在基板（1）的后表面和从基板（1）的后表面突出的第一绝缘膜（4）上形成第二绝缘膜（9）的步骤; 以及引出第二绝缘膜（9），第一绝缘膜（4）和导体膜（6V）以使导体膜（6V）暴露于外部的步骤。 第二绝缘膜（9）由聚合物膜形成。

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