公开(公告)号：WO2016118160A1

公开(公告)日：2016-07-28

申请号：PCT/US2015/012715

申请日：2015-01-23

Applicant: HEWLETT PACKARD ENTERPRISE DEVELOPMENT LP

Inventor： CHO, Hans

IPC: H01L21/027

CPC classification number: H01L21/76897 ,  H01L21/76838 ,  H01L27/10 ,  H01L45/1253 ,  H01L45/146 ,  H01L45/1666

Abstract: In one example, an electronic device includes a layer of insulator on a substrate extending to a set of device elements. A first set of metal layers having a first thickness lithographically patterned and defined horizontally to the substrate on the layer of insulator. A second set of metal layers with a second thickness having a first portion defined horizontally to the substrate and patterned over and contacting the first set of metal layers, and a second portion defined vertically to the substrate and contacting the first portion and extending vertically through the layer of insulator to at least one device element and contacting the at least one device element with a width of the second thickness thereby creating at least one sub-lithographic film-edge top electrode

Abstract translation: 在一个示例中，电子设备包括在延伸到一组设备元件的基板上的绝缘体层。 第一组金属层，具有光刻图案并且水平地限定在绝缘体层上的衬底上的第一厚度。 具有第二厚度的第二组金属层具有与衬底水平定义的第一部分，并且在第一组金属层上图案化并接触第一组金属层;以及第二部分，其垂直于衬底限定并接触第一部分并垂直延伸通过 绝缘体层至少一个器件元件，并使至少一个器件元件与第二厚度的宽度接触，从而产生至少一个亚光刻膜边缘顶部电极

公开(公告)号：WO2016003591A1

公开(公告)日：2016-01-07

申请号：PCT/US2015/034170

申请日：2015-06-04

Applicant: TOKYO ELECTRON LIMITED ,  TOKYO ELECTRON U.S. HOLDINGS, INC.

Inventor： CHEN, Lee ,  LUDVIKSSON, Audunn

IPC: H01L21/3065

CPC classification number: H01L21/32136 ,  H01L21/02063 ,  H01L21/28562 ,  H01L21/32051 ,  H01L21/32135 ,  H01L21/76807 ,  H01L21/76814 ,  H01L21/76838 ,  H01L21/76849 ,  H01L21/76879 ,  H01L23/53238

Abstract: A method and apparatus for dry etching pure Cu and Cu-containing layers for manufacturing integrated circuits. The invention uses a directional beam of O-atoms with high kinetic energy to oxidize the Cu and Cu-containing layers, and organic compound etching reagents that react with the oxidized Cu to form volatile Cu-containing etch products. The invention allows for low-temperature, anisotropic etching of pure Cu and Cu-containing layers in accordance with a patterned hard mask or photoresist.

Abstract translation: 用于干蚀刻用于制造集成电路的纯Cu和Cu层的方法和装置。 本发明使用具有高动能的O原子的定向光束来氧化含Cu和Cu的层，以及与氧化的Cu反应形成挥发性含Cu蚀刻产物的有机化合物蚀刻试剂。 本发明允许根据图案化的硬掩模或光致抗蚀剂对纯Cu和Cu层进行低温，各向异性蚀刻。

公开(公告)号：WO2015119217A1

公开(公告)日：2015-08-13

申请号：PCT/JP2015/053298

申请日：2015-02-05

Applicant: 独立行政法人科学技術振興機構

Inventor： 関谷　毅 ,  染谷　隆夫 ,  松久　直司

IPC: H01B1/22 ,  H01B1/00 ,  H01B13/00 ,  H01L21/288 ,  H01L29/786 ,  H01L51/05 ,  H01L51/40

CPC classification number: H01B1/24 ,  C09D5/24 ,  C09D115/02 ,  H01B1/22 ,  H01B13/0036 ,  H01L21/288 ,  H01L21/76838 ,  H01L23/5328 ,  H01L27/283 ,  H01L27/3276 ,  H01L29/66742 ,  H01L29/78684 ,  H01L51/0007 ,  H01L51/0022 ,  H01L51/0097

Abstract: 　本発明の伸縮性導体は、エラストマーからなる伸縮部と、この伸縮部に分散された少なくとも1種類の導電粒子とからなる混合物から構成され、前記混合物が有する界面の１つもしくは複数の位置に、前記混合物の内部側よりも前記導電粒子を密に集合させた導通部が形成されたことを特徴とする。

Abstract translation: 该可拉伸导体的特征在于包括混合物，该混合物包括弹性体可拉伸部分和分散在可拉伸部分中的至少一种类型的导电颗粒，导电颗粒以比混合物内部更高的密度收集的导电部分 形成在混合物的界面上的一个或多个位置。

公开(公告)号：WO2015078671A2

公开(公告)日：2015-06-04

申请号：PCT/EP2014/073774

申请日：2014-11-05

Applicant: HERAEUS PRECIOUS METALS GMBH & CO. KG

Inventor： GUNTERMANN, Udo ,  BAWOHL, Melanie ,  HORVAL, Ronny

IPC: C23C18/00

CPC classification number: H01L21/76838 ,  B05D1/36 ,  B05D3/101 ,  B05D3/104 ,  C09D5/24 ,  C23C18/1605 ,  C23C18/1689 ,  C23C18/1879 ,  C23C18/285 ,  C23C18/44 ,  H05K3/187 ,  Y10T428/24355 ,  Y10T428/24612 ,  Y10T428/24975 ,  Y10T428/265 ,  Y10T428/31678

Abstract: The invention relates generally to a process (100) comprising as process steps: a)providing a substrate having a substrate surface; b) providing a first composition, comprising: i) Sn Cl 2 , and ii) water; c)providing a second composition, comprising: i) sulfuric acid, and ii) a reducing agent; d) providing a third composition, obtainable by mixing: i) AgNO 3 , ii) nitric acid, iii) water, and iv) NH 3 ; e) contacting the substrate surface with the first composition under obtaining an activated substrate surface; f) contacting the activated substrate surface with the second composition and the third composition, wherein the activated substrate surface has a temperature in a range from about 10 to about 50°C. The invention further relates to a composite obtainable by the above process; to a composite comprising an Ag-comprising layer; to a composition comprising AgNO 3 ; and to a use of composition comprising AgNO 3 for forming conducting paths.

Abstract translation: 本发明一般涉及一种方法（100），其包括以下步骤：a）提供具有基底表面的基底; b）提供第一组合物，其包含：i）SnCl 2，和ii）水; c）提供第二组合物，其包含：i）硫酸，和ii）还原剂; d）提供可通过混合获得的第三组合物：i）AgNO 3，ii）硝酸，iii）水，和iv）NH 3; e）在获得活化的基底表面的情况下使基底表面与第一组合物接触; f）使活化的基底表面与第二组合物和第三组合物接触，其中活化的基底表面的温度在约10至约50℃的范围内。 本发明还涉及通过上述方法获得的复合物; 涉及包含含Ag层的复合材料; 涉及包含AgNO 3的组合物; 以及使用包含AgNO 3的组合物来形成导电路径。

公开(公告)号：WO2015066263A1

公开(公告)日：2015-05-07

申请号：PCT/US2014/063039

申请日：2014-10-30

Applicant: MICRON TECHNOLOGY, INC.

Inventor： JINDAL, Anurag ,  HE, Jian ,  VASUDEVAN, Lalapet, Rangan ,  KIRBY, Kyle, K. ,  LI, Hongqi

IPC: H01L21/60

CPC classification number: H01L23/481 ,  H01L21/76801 ,  H01L21/76838 ,  H01L21/76898 ,  H01L23/522 ,  H01L23/528 ,  H01L23/53228 ,  H01L23/5329 ,  H01L2924/0002 ,  H01L2924/00

Abstract: Methods of manufacturing semiconductor devices and semiconductor devices with through-substrate vias (TSVs). One embodiment of a method of manufacturing a semiconductor device includes forming an opening through a dielectric structure and at least a portion of a semiconductor substrate, and forming a dielectric liner material having a first portion lining the opening and a second portion on an outer surface of the dielectric structure laterally outside of the opening. The method further includes removing the conductive material such that the second portion of the dielectric liner material is exposed, and forming a damascene conductive line in the second portion of the dielectric liner material that is electrically coupled to the TSV.

Abstract translation: 制造具有贯通衬底通孔（TSV）的半导体器件和半导体器件的方法。 制造半导体器件的方法的一个实施例包括通过电介质结构和半导体衬底的至少一部分形成开口，以及形成具有衬在开口上的第一部分的电介质衬垫材料和在外表面上的第二部分 电介质结构横向于开口外侧。 该方法还包括去除导电材料，使得电介质衬垫材料的第二部分被暴露，并且在电耦合到TSV的电介质衬垫材料的第二部分中形成镶嵌导电线。

公开(公告)号：WO2015048226A1

公开(公告)日：2015-04-02

申请号：PCT/US2014/057359

申请日：2014-09-25

Applicant: INTEL CORPORATION

Inventor： CLARKE, James S. ,  SCHMITZ, Anthony C. ,  SCHENKER, Richard E.

IPC: H01L21/28 ,  H01L21/60

CPC classification number: H01L23/481 ,  H01L21/76816 ,  H01L21/76834 ,  H01L21/76838 ,  H01L21/76879 ,  H01L21/76883 ,  H01L21/76897 ,  H01L23/53228 ,  H01L23/53242 ,  H01L23/53257 ,  H01L2924/0002 ,  H01L2924/00

Abstract: An integrated circuit and a method of forming an integrated circuit including a first dielectric layer including a surface, a plurality of first trenches defined in the dielectric layer surface, and a plurality of first wires, wherein each of the first wires are formed in each of the first trenches. The integrated circuit also includes a plurality of second trenches defined in the dielectric layer surface, and a plurality of second wires, wherein each of the second wires are formed in each of the second trenches. Further, the first wires comprise a first material having a first bulk resistivity and the second wires comprise a second material having a second bulk resistivity, wherein the first bulk resistivity and the second bulk resistivity are different.

Abstract translation: 一种集成电路和形成集成电路的方法，该集成电路包括包括表面的第一介电层，限定在电介质层表面中的多个第一沟槽和多个第一布线，其中，每个第一布线形成在 第一个沟渠。 集成电路还包括限定在电介质层表面中的多个第二沟槽和多个第二布线，其中每个第二布线形成在每个第二沟槽中。 此外，第一导线包括具有第一体电阻率的第一材料，并且第二导线包括具有第二体电阻率的第二材料，其中第一体电阻率和第二体电阻率不同。

公开(公告)号：WO2015005779A1

公开(公告)日：2015-01-15

申请号：PCT/NL2014/050461

申请日：2014-07-08

Applicant: NEDERLANDSE ORGANISATIE VOOR TOEGEPAST-NATUURWETENSCHAPPELIJK ONDERZOEK TNO

Inventor： THEEUWES, Johannes Adrianus Cornelis ,  SMELTINK, Jeroen Anthonius ,  BROUWER, Egbert Anne Martijn ,  OOSTERHUIS, Gerrit

IPC: H01L21/768 ,  B23K26/04 ,  C23C14/04 ,  H01L21/285

CPC classification number: H01L21/76898 ,  B23K26/0622 ,  B23K26/082 ,  B23K26/0853 ,  B23K26/32 ,  B23K26/34 ,  B23K2201/40 ,  B23K2203/08 ,  B23K2203/10 ,  B23K2203/12 ,  B23K2203/18 ,  B23K2203/50 ,  B23K2203/56 ,  C23C14/048 ,  C23C14/54 ,  G05B19/418 ,  G05B2219/33198 ,  G05B2219/45031 ,  H01L21/2855 ,  H01L21/68 ,  H01L21/68785 ,  H01L21/76838

Abstract: A method for providing position control information for controlling an impingement position of a laser beam for treatment of a chip die in a chip manufacturing process, comprises the steps of a) receiving a specification of positions (x,y) of a electrically conductive elements in the chip die, the positions having a first coordinate along a first direction (x) and a second coordinate (y) along a second direction in a plane defined by the chip die, said first and second direction being mutually transverse to each other, b) selecting a cluster of positions that is within a predetermined two- dimensional spatial range, wherein each pair of positions in the cluster at least has a first minimum difference in their first coordinates or a second minimum difference in their second coordinates and removing the next position from the ordered set, c) update the positions of the set of positions in accordance with an expected time needed to carry out the treatment for said cluster and a speed of a wafer comprising the chip die, d) repeating steps b-d until each of the positions in said set is assigned to a cluster.

Abstract translation: 一种用于在芯片制造过程中提供用于控制用于处理芯片芯片的激光束的冲击位置的位置控制信息的方法，包括以下步骤：a）接收导电元件的位置（x，y） 所述芯片模具，所述位置沿着由所述芯片模具限定的平面中的沿着第二方向的第一方向（x）和第二坐标（y）具有第一坐标，所述第一和第二方向彼此相互横向，b ）选择位于预定的二维空间范围内的位置簇，其中所述簇中的每对位置至少具有其第一坐标中的第一最小差值或其第二坐标中的第二最小差值，并移除下一位置 从有序集合中，c）根据对所述群集进行处理所需的预期时间更新所述一组位置的位置，并且 晶片，d）重复步骤b-d，直到将所述组中的每个位置分配给簇。

公开(公告)号：WO2014073232A1

公开(公告)日：2014-05-15

申请号：PCT/JP2013/065352

申请日：2013-06-03

Applicant: 独立行政法人産業技術総合研究所

Inventor： 佐藤　信太郎 ,  近藤　大雄 ,  佐藤　元伸 ,  二瓶　瑞久

IPC: H01L21/3205 ,  B82Y30/00 ,  B82Y40/00 ,  C01B31/02 ,  H01L21/768 ,  H01L23/532

CPC classification number: H01L23/53276 ,  B82Y30/00 ,  B82Y40/00 ,  C01B32/158 ,  C01B32/182 ,  H01L21/76838 ,  H01L21/76877 ,  H01L21/76883 ,  H01L21/76885 ,  H01L21/76886 ,  H01L23/485 ,  H01L23/5226 ,  H01L23/53209 ,  H01L2221/1094 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 　ビア孔（５ａ）内にＣＮＴ（７ａ）が形成されてなるビア部（７）と、層間絶縁膜（３）上で多層グラフェン（４Ａ）からなる配線部（４）とが、Ｃｕ等の金属ブロック（１０）を介して電気的に接続され、配線構造が構成される。これにより、ビア部にＣＮＴを、配線部にグラフェンを利用した配線構造において、比較的簡素な構成でＣＮＴとグラフェンとの確実な電気的接続を実現する信頼性の高い配線構造を得る。

Abstract translation: 通过在通孔（5a）中形成碳纳米管（CNT）（7a）而形成的通孔部（7）和由多层石墨烯（4A）形成的配线部（4）彼此电连接而构成布线结构， 在层间绝缘膜（3）上，通过在其间具有金属块（10），所述金属块由Cu等形成。 因此，通过在通路部使用CNT的高度可靠的布线结构，在布线部使用石墨烯，以相对简单的结构实现CNT与石墨烯之间的可靠的电连接。

公开(公告)号：WO2013188924A1

公开(公告)日：2013-12-27

申请号：PCT/AU2013/000668

申请日：2013-06-21

Applicant: MONASH UNIVERSITY

Inventor： MAJUMDER, Mainak ,  FU, Jing ,  LOBO, Derrek E.

IPC: B82Y40/00 ,  H01L21/00 ,  B32B9/04 ,  B82Y30/00 ,  B82B1/00 ,  H01G4/00

CPC classification number: H01G4/14 ,  B32B9/007 ,  B32B9/04 ,  B32B2307/206 ,  B82Y30/00 ,  B82Y40/00 ,  C01B32/194 ,  H01B1/24 ,  H01B3/004 ,  H01G11/36 ,  H01G11/86 ,  H01L21/02115 ,  H01L21/76823 ,  H01L21/76838 ,  H01L23/53276 ,  H01L2924/0002 ,  Y02E60/13 ,  Y10T29/417 ,  Y10T29/49117 ,  H01L2924/00

Abstract: A method of forming a conductive portion (30) in an insulating material (10). The insulating material includes carbon (11) and at least one other constituent (12). The method includes exposing the insulating material to ions (20) to preferentially remove the other constituent.

Abstract translation: 一种在绝缘材料（10）中形成导电部分（30）的方法。 绝缘材料包括碳（11）和至少一种其它成分（12）。 该方法包括将绝缘材料暴露于离子（20）以优先除去其它成分。

公开(公告)号：WO2012121067A8

公开(公告)日：2013-01-03

申请号：PCT/JP2012055002

申请日：2012-02-28

Applicant: JAPAN SCIENCE & TECH AGENCY ,  UNIV TSUKUBA ,  MAJIMA YUTAKA ,  TERANISHI TOSHIHARU ,  MURAKI TARO ,  TANAKA DAISUKE

Inventor： MAJIMA YUTAKA ,  TERANISHI TOSHIHARU ,  MURAKI TARO ,  TANAKA DAISUKE

IPC: H01L21/288 ,  B82B1/00 ,  B82B3/00 ,  B82Y10/00 ,  B82Y30/00 ,  B82Y40/00 ,  H01L21/336 ,  H01L29/06 ,  H01L29/417 ,  H01L29/66 ,  H01L29/786

CPC classification number: H01L29/413 ,  B82Y10/00 ,  B82Y40/00 ,  C23C18/1607 ,  C23C18/161 ,  C23C18/44 ,  H01L21/288 ,  H01L21/76838 ,  H01L29/0673 ,  H01L29/66439 ,  H01L29/7613

Abstract: A substrate (1) on which metal layers (2A, 2B) are disposed with a gap therebetween is immersed in an electroless plating solution in which a reducing agent and surfactant are mixed into an electrolyte containing metal ions. The metal ions are reduced by the reducing agent, and while the metal is deposited on the metal layers (2A, 2B), the surfactant adheres to the surface of the metal, and electrodes (4A, 4B), wherein the gap length is controlled to a nanometer size, are formed. Thus, a method for fabricating an electrode structure having a nanogap gap length such that the variations in gap length can be controlled, an electrode structure having a nanogap length in which variations in gap length are suppressed using this fabrication method, and a nanodevice provided with the same are provided.

Abstract translation: 将金属层（2A，2B）间隔开的衬底（1）浸入其中将还原剂和表面活性剂混合到含有金属离子的电解质中的化学镀溶液中。 金属离子被还原剂还原，金属沉积在金属层（2A，2B）上时，表面活性剂附着到金属表面，电极（4A，4B），其间隙长度被控制 形成纳米尺寸。 因此，制造具有能够控制间隙长度变化的纳米隙间隙长度的电极结构的方法，使用该制造方法抑制间隙长度变化的纳米隙长度的电极结构，以及具有 提供相同的。