中科微点-全球专利检索

  1. Login
  2. Sign Up

Search Results

659 records (took 0.015 seconds)

    AN ELECTRICAL DEVICE AND A METHOD FOR FORMING AN ELECTRICAL DEVICE
    2.
    发明申请
    AN ELECTRICAL DEVICE AND A METHOD FOR FORMING AN ELECTRICAL DEVICE 审中-公开
    电气装置和形成电气装置的方法

    公开(公告)号：WO2017109537A1

    公开(公告)日：2017-06-29

    申请号：PCT/IB2015/059833

    申请日：2015-12-21

    Applicant: INTEL IP CORPORATION

    Inventor： GEISSLER, Christian ,  ALBERS, Sven ,  SEIDEMANN, Georg ,  WOLTER, Andreas ,  REINGRUBER, Klaus ,  WAGNER, Thomas ,  DITTES, Marc

    IPC: H01L21/768

    CPC classification number: H01L21/768 ,  H01L23/525 ,  H01L23/53238 ,  H01L23/53252

    Abstract: An electrical device includes a redistribution layer structure, an inter-diffusing material contact structure and a vertical electrically conductive structure located between the redistribution layer structure and the inter-diffusing material contact structure. The vertical electrically conductive structure includes a diffusion barrier structure located adjacently to the inter- diffusing material contact structure. Further, the diffusion barrier structure and the redistribution layer structure comprise different lateral dimensions.

    Abstract translation: 电气装置包括再分布层结构，内部扩散材料接触结构和位于再分布层结构和内部扩散材料接触结构之间的垂直导电结构。 垂直导电结构包括位于相互扩散材料接触结构附近的扩散阻挡结构。 此外，扩散阻挡结构和再分配层结构包括不同的横向尺寸。

    PROCESS FOR COPPER METALLIZATION AND PROCESS FOR FORMING A COBALT OR A NICKEL SILICIDE
    3.
    发明申请
    PROCESS FOR COPPER METALLIZATION AND PROCESS FOR FORMING A COBALT OR A NICKEL SILICIDE 审中-公开
    铜金属化方法和形成钴或镍硅化物的方法

    公开(公告)号：WO2017102834A1

    公开(公告)日：2017-06-22

    申请号：PCT/EP2016/080985

    申请日：2016-12-14

    Applicant: AVENI

    Inventor： MEVELLEC, Vincent ,  SUHR, Dominique

    IPC: H01L21/283 ,  H01L21/768 ,  H01L23/532

    CPC classification number: H01L21/28518 ,  C23C18/1653 ,  C23C18/1696 ,  C23C18/1879 ,  C23C18/34 ,  C23C18/50 ,  C25D3/38 ,  C25D5/48 ,  H01L21/288 ,  H01L21/76843 ,  H01L21/76855 ,  H01L21/76898 ,  H01L23/53238 ,  H01L29/45 ,  H01L31/022425

    Abstract: A subject-matter of the invention is a process for metallization with copper which uses a specific silicide for increasing the adhesion of the copper deposit on a semiconductor substrate. In a microelectronics application, this process exhibits the advantage of being able to be employed in the manufacture of integrated circuits in three dimensions by the "via-last" technique. This is because this technique is temperature-limited. In a photovoltaic application, the process of the invention makes it possible to produce a silicide/nickel stack in one step with a lower thermal budget. The process of the invention comprises a step consisting in applying a rapid heat treatment to a substrate covered with nickel, so as to form, between the nickel layer and the silicon layer, an interposed layer which constitutes a promoter of adhesion between the substrate and the copper and which comprises a silicide of Si M stoichiometry, M representing nickel, said silicide being formed by diffusion of a portion of the nickel into the silicon so as to leave a layer of residual nickel at the surface, the heat treatment being carried out at a temperature of less than 350°C and for a period of time of less than 30 minutes.

    Abstract translation: 本发明的主题是用铜进行金属化的方法，其使用特定的硅化物来增加铜沉积物在半导体衬底上的附着力。 在微电子应用中，该过程表现出能够通过“最后”通孔在三维中制造集成电路的优点。 技术。 这是因为这种技术是温度受限制的。 在光伏应用中，本发明的工艺使得可以用较低的热预算在一个步骤中生产硅化物/镍堆叠。 本发明的方法包括以下步骤：对镍覆盖的衬底进行快速热处理，以便在镍层和硅层之间形成介入层，该介入层构成衬底和衬底之间的粘附促进剂 铜并且包含Si M化学计量的硅化物，M代表镍，所述硅化物通过将一部分镍扩散到硅中以便在表面上留下一层残留的镍而形成，所述热处理在 温度低于350℃，时间少于30分钟。

    METALLIZATION STACKS WITH ENCLOSED VIAS
    4.
    发明申请
    METALLIZATION STACKS WITH ENCLOSED VIAS 审中-公开
    具有封闭式VIAS的金属化堆叠

    公开(公告)号：WO2017087005A1

    公开(公告)日：2017-05-26

    申请号：PCT/US2015/062031

    申请日：2015-11-21

    Applicant: INTEL CORPORATION

    Inventor： GRIGGIO, Flavio ,  INDUKURI, Tejaswi K.

    IPC: H01L23/48 ,  H01L21/60

    CPC classification number: H01L23/48 ,  H01L21/2855 ,  H01L21/28556 ,  H01L21/76843 ,  H01L21/76846 ,  H01L21/76849 ,  H01L21/76877 ,  H01L21/76883 ,  H01L23/53223 ,  H01L23/53238 ,  H01L23/53252 ,  H01L23/53266 ,  H01L24/08 ,  H01L24/16 ,  H01L24/20 ,  H01L25/03 ,  H01L25/0657 ,  H01L2224/08235 ,  H01L2224/12105 ,  H01L2224/16227 ,  H01L2224/16235 ,  H01L2225/06572 ,  H01L2924/1434

    Abstract: Described herein are systems and methods for providing a metallization stack to be used in an integrated circuit (IC) package. The metallization stack includes a via for providing electrical interconnection between a first interconnect and a second interconnect. The via is isolated from each of the first and the second interconnects by a respective barrier layer of an electrically conductive material. Enclosing the via from the interconnects using barrier layers reduces electromigration due to interdiffusion of the materials filling each of the interconnects and the material filling the via. Furthermore, such decoupling the via from the interconnects may allow the use of scaled thin conformal barriers for the interconnects and via, thus improving interconnect resistance, via resistance, and/or RC performance of the interconnect.

    Abstract translation: 这里描述的是用于提供要在集成电路（IC）封装中使用的金属化叠层的系统和方法。 金属化叠层包括用于提供第一互连和第二互连之间的电互连的通孔。 通孔通过导电材料的相应阻挡层与第一互连和第二互连中的每一个隔离。 使用阻挡层从互连封装通孔减少了由于填充每个互连的材料和填充通孔的材料的相互扩散而导致的电迁移。 此外，将通孔与互连分开的这种解耦允许使用缩放的薄共形势垒用于互连和通孔，从而改善互连的电阻，通孔电阻和/或RC性能。

    Ｃｕ配線の形成方法および半導体装置の製造方法
    6.
    发明申请
    Ｃｕ配線の形成方法および半導体装置の製造方法 审中-公开
    用于形成CU布线的方法和用于制造半导体器件的方法

    公开(公告)号：WO2016136287A1

    公开(公告)日：2016-09-01

    申请号：PCT/JP2016/050305

    申请日：2016-01-07

    Applicant: 東京エレクトロン株式会社

    Inventor： 永井　洋之 ,  常　鵬 ,  松本　賢治

    IPC: H01L21/3205 ,  C23C14/14 ,  C23C16/14 ,  H01L21/28 ,  H01L21/768 ,  H01L23/532

    CPC classification number: H01L21/76864 ,  C23C14/025 ,  C23C14/046 ,  C23C14/14 ,  C23C14/165 ,  C23C14/34 ,  C23C14/5806 ,  C23C16/045 ,  C23C16/06 ,  C23C16/46 ,  C23C16/56 ,  H01L21/28 ,  H01L21/28568 ,  H01L21/3205 ,  H01L21/768 ,  H01L21/76846 ,  H01L21/76876 ,  H01L21/76882 ,  H01L23/5283 ,  H01L23/532 ,  H01L23/53238

    Abstract: 　所定パターンのトレンチ、およびトレンチの底に形成されたビアを有する膜が表面に形成された基板に対し、トレンチおよびビアにＣｕまたはＣｕ合金を埋め込んでＣｕ配線を形成する方法であって、バリア膜を形成する工程（ステップ２）と、バリア膜表面にＲｕ等からなる被濡れ層を形成する工程（ステップ３）と、次いで、被濡れ層の表面にＰＶＤによりＣｕ系シード膜を形成する工程（ステップ４）と、次いで、基板を加熱して、Ｃｕ系シード膜をビア内に流し込んでビアを埋める工程（ステップ５）と、次いで、基板表面にＣｕまたはＣｕ合金からなるＣｕ系膜を、被濡れ層上で流動可能な条件のＰＶＤにより形成し、Ｃｕ系膜を前記トレンチ内に埋め込む工程（ステップ６）とを有する。

    Abstract translation: 将Cu或Cu合金嵌入到具有预定图案的沟槽中并形成在沟槽底部的通孔中的方法，并且在其表面上形成具有沟槽和通孔的膜的衬底上形成Cu布线 ，其中所述方法具有：形成阻挡膜的步骤（步骤2）; 在阻挡膜的表面上形成被润湿的层的步骤，包含Ru等的层（步骤3）; 在待润湿层的表面上随后通过PVD形成Cu基种子膜的步骤（步骤4）; 随后加热基底，将Cu基种子膜浇铸在通孔中并填充通孔的步骤（步骤5）; 以及随后在衬底表面上通过PVD形成包含Cu或Cu合金的Cu基膜的步骤，其中可以在待润湿的层上流动，并将Cu基膜包埋在沟槽中（步骤6）。

    PRESERVATION OF FINE PITCH REDISTRIBUTION LINES
    8.
    发明申请
    PRESERVATION OF FINE PITCH REDISTRIBUTION LINES 审中-公开
    微调重新分配线的保护

    公开(公告)号：WO2015195067A2

    公开(公告)日：2015-12-23

    申请号：PCT/US2013/048775

    申请日：2013-06-28

    Applicant: INTEL CORPORATION

    Inventor： LEE, Kevin J. ,  KOTHARI, Hiten ,  LYTLE, Wayne M.

    CPC classification number: H01L23/528 ,  H01L21/76834 ,  H01L21/76846 ,  H01L21/76885 ,  H01L23/481 ,  H01L23/525 ,  H01L23/53238 ,  H01L2224/1182 ,  H01L2224/13565

    Abstract: An embodiment includes a semiconductor apparatus comprising: a redistribution layer (RDL) including a patterned RDL line having two RDL sidewalls, the RDL comprising a material selected from the group comprising Cu and Au; protective sidewalls directly contacting the two RDL sidewalls; a seed layer including the material; and a barrier layer; wherein (a) the RDL line has a RDL line width orthogonal to and extending between the two RDL sidewalls, and (b) the seed and barrier layers each include a width parallel to and wider than the RDL line width. Other embodiments are described herein.

    Abstract translation: 一个实施例包括半导体装置，其包括：再分配层（RDL），其包括具有两个RDL侧壁的图案化RDL线，所述RDL包括选自包括Cu和Au的材料; 直接接触两个RDL侧壁的保护侧壁; 包括该材料的种子层; 和阻挡层; 其中（a）所述RDL线具有与所述两个RDL侧壁正交并在所述两个RDL侧壁之间延伸的RDL线宽，并且（b）所述种子和阻挡层各自包括平行于并且宽于所述RDL线宽度的宽度。 本文描述了其它实施例。

    SELECTIVE CONDUCTIVE BARRIER LAYER FORMATION
    9.
    发明申请
    SELECTIVE CONDUCTIVE BARRIER LAYER FORMATION 审中-公开
    选择性导电障碍层形成

    公开(公告)号：WO2015130549A3

    公开(公告)日：2015-11-12

    申请号：PCT/US2015016621

    申请日：2015-02-19

    Applicant: QUALCOMM INC

    Inventor： XU JEFFREY JUNHAO ,  ZHU JOHN JIANHONG ,  YEAP CHOH FEI

    IPC: H01L21/768 ,  H01L23/532

    CPC classification number: H01L21/76843 ,  H01L21/76831 ,  H01L21/76847 ,  H01L21/76855 ,  H01L21/76856 ,  H01L21/76858 ,  H01L21/76864 ,  H01L21/76879 ,  H01L23/5226 ,  H01L23/53223 ,  H01L23/53238 ,  H01L2924/0002 ,  H01L2924/00

    Abstract: A semiconductor device includes a die having a via (304) coupling a first interconnect layer (110) to a trench (302). The semiconductor device also includes a barrier layer (306) on sidewalls and adjacent surfaces of the trench, and on sidewalls of the via. The semiconductor device has a doped conductive layer (308) on a surface of the first interconnect layer. The doped conductive layer extends between the sidewalls of the via. The semiconductor device further includes a conductive material (202) on the barrier layer in both the via and the trench. The conductive material is on the doped conductive layer disposed on the surface of the first interconnect layer.

    Abstract translation: 半导体器件包括具有将第一互连层（110）耦合到沟槽（302）的通孔（304）的管芯。 半导体器件还包括在沟槽的侧壁和相邻表面上以及在通孔的侧壁上的阻挡层（306）。 半导体器件在第一互连层的表面上具有掺杂导电层（308）。 掺杂导电层在通孔的侧壁之间延伸。 半导体器件还包括在通孔和沟槽中的阻挡层上的导电材料（202）。 导电材料位于设置在第一互连层表面上的掺杂导电层上。

Patent Agency Ranking