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    METHOD FOR OPERATING A CACHE MEMORY
    1.
    发明申请
    METHOD FOR OPERATING A CACHE MEMORY 审中-公开
    用于操作的高速缓冲存储器

    公开(公告)号：WO2004055678A2

    公开(公告)日：2004-07-01

    申请号：PCT/DE0303984

    申请日：2003-12-03

    Applicant: INFINEON TECHNOLOGIES AG ,  DIRSCHERL GERD ,  GAMMEL BERNDT M ,  SMOLA MICHAEL

    Inventor： DIRSCHERL GERD ,  GAMMEL BERNDT M ,  SMOLA MICHAEL

    IPC: G06F12/08 ,  G06F12/14

    CPC classification number: G06F12/0864 ,  G06F12/1408

    Abstract: The invention relates to a method for operating a cache memory (5), whose memory area is subdivided into sets (61, 62, 6N) and addressed by means of an address (1) containing at least two fields. One of the fields in said address (1) is created from a linking function based on a modulo-N operation and N corresponds to the number of sets (61, 62, 6N) in the cache memory.

    Abstract translation: 的至少两个场地址（1）寻址操作的高速缓冲存储器（5），在设定存储区域（61，62，6N）被分割，并且具有的方法是，其中的地址（1）的用于寻址的字段之一 的存储器区域被从基于模N运算的逻辑功能形成，并且N是组数（61，62，6N）对应于高速缓冲存储器。

    PROCESSOR WITH EXPLICIT INFORMATION ON INFORMATION TO BE SECURED IN SUB-PROGRAM BRANCHES
    3.
    发明申请
    PROCESSOR WITH EXPLICIT INFORMATION ON INFORMATION TO BE SECURED IN SUB-PROGRAM BRANCHES 审中-公开
    带有明确指示处理器即将锁定信息是否有裂缝在节目

    公开(公告)号：WO2004042559A2

    公开(公告)日：2004-05-21

    申请号：PCT/EP0310597

    申请日：2003-09-23

    Applicant: INFINEON TECHNOLOGIES ,  DIRSCHERL GERD ,  GAMMEL BERNDT ,  SMOLA MICHAEL

    Inventor： DIRSCHERL GERD ,  GAMMEL BERNDT ,  SMOLA MICHAEL

    IPC: G06F9/30 ,  G06F9/32 ,  G06F9/40 ,  G06F9/42 ,  G11C8/00

    CPC classification number: G11C8/00 ,  G06F9/30054 ,  G06F9/30098 ,  G06F9/30145 ,  G06F9/4425

    Abstract: A processor (10) for processing a progam (26) with commands, comprising a mother program with a sub-program branch instruction (28) and a sub-program which is embodied in response to said sub-program branch instruction (28). The processor comprises a command processing device which, when the sub-program branch information (28) occurs inside the mother program, is configured in such a way that security information on the data required according to the processing of the sub-program in the mother program can be extracted from the sub-program branch instruction (28), the data required according to the processing of the sub-program in the mother program can be secured on the basis of said security information, a target address referring to the sub-program can be extracted from the sub-program branch information and, on the basis of the target address, the processing of the program can be continued with the sub-program.

    Abstract translation: 一种用于执行程序（26）的命令，其包括与子程序跳转指令（28），并且响应于该子程序跳转命令（28）时要执行的子程序的母程序处理器（10）进行说明。 该处理器包括一个指令处理装置，其当在母程序从处理所述子节目数据之后固定在所述母程序所需信息的子节目跳跃命令（28）提取该子程序跳转指令（28）的发生而形成的基础上，处理后的备份信息 在提取从该指子程序子程序跳跃命令的目的地址所需要的母程序数据固定子程序，以使该程序的执行被继续与子程序的目的地址的基础上。

    MEMORY ACCESS METHOD AND A CIRCUIT ARRANGEMENT
    5.
    发明申请
    MEMORY ACCESS METHOD AND A CIRCUIT ARRANGEMENT 审中-公开
    存储器访问方法及电路装置

    公开(公告)号：WO0152069A3

    公开(公告)日：2002-02-21

    申请号：PCT/EP0013134

    申请日：2000-12-22

    Applicant: INFINEON TECHNOLOGIES AG ,  GAMMEL BERNDT ,  SMOLA MICHAEL

    Inventor： GAMMEL BERNDT ,  SMOLA MICHAEL

    IPC: G06F1/00 ,  G06F12/08 ,  G06F12/0888 ,  G06F21/55 ,  G06F21/75 ,  G06F21/79

    CPC classification number: G06F21/79 ,  G06F12/0888 ,  G06F21/75 ,  G06F21/755 ,  G06F2207/7219

    Abstract: The invention relates to a microprocessor (1). A cache memory (21) serves for accelerating access to an external memory (3). Cache miss is signalled to the microprocessor (1) instead of the actually present cache hit event. Reversal is controlled randomly. The current profile of cache hit and cache miss events is thus masked in such a way that security is increased in relation to statistic hacking methods by means of which the current profile is evaluated.

    Abstract translation: 在微处理器（1）的高速缓冲存储器（21）用于加速访问到外部存储器（3）。 而是实际存在的缓存命中事件的微处理器（1）据报道，高速缓存未命中。 反转随机发生。 因此，高速缓存命中和高速缓存未命中事件的当前轮廓模糊，使免受攻击的电流分布的统计评价方法的安全性增加。

    PROZESSOR MIT EXPLIZITER ANGABE ÜBER ZU SICHERNDE INFORMATIONEN BEI UNTERPROGRAMMSPRÜNGEN
    7.
    发明申请
    PROZESSOR MIT EXPLIZITER ANGABE ÜBER ZU SICHERNDE INFORMATIONEN BEI UNTERPROGRAMMSPRÜNGEN 审中-公开

    公开(公告)号：WO2004042559A3

    公开(公告)日：2004-05-21

    申请号：PCT/EP2003/010597

    申请日：2003-09-23

    Applicant: INFINEON TECHNOLOGIES ,  DIRSCHERL, Gerd ,  GAMMEL, Berndt ,  SMOLA, Michael

    Inventor： DIRSCHERL, Gerd ,  GAMMEL, Berndt ,  SMOLA, Michael

    IPC: G06F9/32

    Abstract: Ein Prozessor (10) zur Abarbeitung eines Programms (26) mit Befehlen, das ein Mutterprogramm mit einem Unterprogramm­sprungbefehl (28) und ein Unterprogramm aufweist, das ansprechend auf den Unterprogrammsprungbefehl (28) auszuführen ist, wird beschrieben. Der Prozessor umfasst eine Befehlsverarbei­tungseinrichtung, die bei Auftreten des Unterprogrammsprungb­efehls (28) in dem Mutterprogramm ausgebildet ist, um aus dem Unterprogrammsprungbefehl (28) Sicherungsinformationen über nach der Abarbeitung des Unterprogramms im Mutterprogramm benötigte Daten zu extrahieren, auf der Grundlage der­ Sicherungsinformationen die nach der Abarbeitung des Unter­programms im Mutterprogramm benötigten Daten zu sichern, aus dem Unterprogrammsprungbefehl eine Zieladresse zu extrahie­ren, die auf das Unterprogramm verweist, und auf der Grundla­ge der Zieladresse zu bewirken, dass die Abarbeitung des Programms mit dem Unterprogramm fortgesetzt wird.

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