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公开(公告)号：WO2009119658A1
公开(公告)日：2009-10-01
申请号：PCT/JP2009/055942
申请日：2009-03-25
Inventor： 浅野 正通
IPC: G11C16/04 , G11C14/00 , G11C16/02 , G11C16/06 , H01L21/8244 , H01L21/8247 , H01L27/105 , H01L27/11 , H01L27/115 , H01L29/788 , H01L29/792
CPC classification number: H01L27/11 , G11C11/412 , G11C14/0063 , H01L27/115
Abstract: 第１の不揮発性半導体メモリ素子と、前記第１の不揮発性半導体メモリ素子に対し相反する論理状態の情報を記憶する第２の不揮発性半導体メモリ素子と、により１つの情報を記憶する記憶部と、１対となる第１の信号線と第２の信号線を介して前記第１および第２の不揮発性半導体メモリ素子に記憶される情報を読み出すセンス部と、を備える半導体装置であって、前記第１および第２の不揮発性半導体メモリ素子の各々は、半導体基板上に形成されたフローティングゲート、ドレインおよびソースを少なくとも含み、書き込み状態として、前記ソース－ドレイン間に電圧を印加して電荷を前記フローティングゲートに注入して蓄積すると共に、消去状態として、前記フローティングゲートに蓄積された電荷の消去時に、前記半導体基板とドレイン又はソース間に電圧を印加し、バンド－バンド間によるホットキャリアを前記半導体基板中に発生させ、該ホットキャリアにより前記フローティングゲートに蓄積された電荷を消去するように構成されることを特徴とする半導体装置。
Abstract translation: 本发明公开了一种半导体装置，具备：存储部，其通过第一非易失性半导体存储元件存储一位信息;第二非易失性半导体存储元件，存储存储在第一非易失性半导体存储器中的信息位的逻辑逆; 元件; 以及传感器，其通过形成一对的第一信号线和第二信号线读取存储在第一和第二非易失性半导体存储元件中的位。 半导体器件的特征在于，第一和第二非易失性半导体存储元件每个至少包括形成在半导体衬底上的浮置栅极，漏极和源极。 半导体器件的特征还在于：通过在源极和漏极之间施加电压来执行写入，从而在浮置栅极中注入和积累电荷; 并且通过在半导体衬底和源极或漏极之间施加电压来执行擦除，从而在半导体衬底中产生带带热载流子，并且借助于热载流子来消除在浮动栅极中累积的电荷。
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公开(公告)号：WO2009017223A1
公开(公告)日：2009-02-05
申请号：PCT/JP2008/063867
申请日：2008-08-01
Inventor： 浅野 正通
IPC: H01L21/66
CPC classification number: G01R31/275 , G11C11/41 , G11C29/50 , G11C2029/5006
Abstract: この半導体評価回路は、１つ若しくは複数の被測定トランジスタのドレイン端子にドレイン電源を供給するためのドレイン電源線と、ソース端子にソース電源を供給するためのソース電源線とを有し、前記ドレイン端子と前記ソース端子との少なくとも一方は、被測定トランジスタの選択時にオンとなるスイッチング素子を介して各々に対応する前記ドレイン電源線または前記ソース電源線と接続された半導体評価回路であって、非選択の被測定トランジスタにおける前記ドレイン端子と前記ソース端子との少なくとも一方に所定の基準電圧を印加する基準電圧印加回路を備える。
Abstract translation: 半导体评估电路设置有用于向待测量的一个或多个晶体管的漏极端子提供漏极电源的漏极电源线以及用于向源极端子提供源极电源的源极电源线。 至少漏极端子或源极端子通过开关元件连接到相应的漏极电源线或源极电源线，该开关元件在被选择的晶体管被选择时导通。 半导体评估电路设置有用于向至少要测量的未选择晶体管的漏极端子或源极端子施加规定参考电压的参考电压施加电路。
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公开(公告)号：WO2005078735A1
公开(公告)日：2005-08-25
申请号：PCT/JP2005/001895
申请日：2005-02-09
IPC: G11C16/32
CPC classification number: H03L7/0814 , G11C7/1072 , G11C7/222 , G11C16/32 , G11C29/02 , G11C29/028 , G11C29/50012 , G11C2207/2254 , H03K5/133 , H03K2005/00019 , H03L7/0818
Abstract: 本発明の半導体メモリは、内部クロックと遅延クロックとの位相を比較する位相比較回路と、位相比較回路からの信号により遅延量を調節する可変遅延付加回路とを有するＤＬＬ回路を用いた半導体メモリであって、バースト開始時に、内部クロックの１クロック周期の開始により論理“１”にラッチされる第１の信号を、ダミー遅延を通して可変遅延付加回路に入力する手段と、可変遅延付加回路によりダミー遅延を通して入力された第１の信号の論理“１”の継続時間を内部クロックの１クロック周期の終了まで検出し、継続時間を基に可変遅延付加回路の遅延量の初期値を設定する手段と、を備えることを特徴とする。
Abstract translation: 半导体存储器使用具有相位比较电路的DLL电路，其将间隔时钟的相位与延迟时钟的相位进行比较; 以及可变延迟加法电路，其基于来自相位比较电路的信号来调整延迟量。 半导体存储器包括用于通过伪脉冲延迟将可变延迟加法电路输入第一信号，该第一信号在脉冲串开始时被内部时钟的周期的开始锁存到逻辑“1” 以及用于确定经由虚拟延迟从可变延迟加法电路接收到的第一信号的逻辑“1”的持续时间的装置，直到内部时钟的周期结束，基于持续时间来建立 可变延迟加法电路的延迟量的初始值。
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Patent Agency Ranking
公开(公告)号：WO2009072616A1
公开(公告)日：2009-06-11
申请号：PCT/JP2008/072175
申请日：2008-12-05
Inventor： 浅野 正通
IPC: G11C16/04 , G11C16/02 , H01L21/8247 , H01L27/115 , H01L29/788 , H01L29/792
CPC classification number: H01L27/11546 , G11C16/16 , H01L27/105 , H01L27/11526 , H01L29/66825 , H01L29/7881
Abstract: この不揮発性半導体メモリ素子は、メモリセル内のフローティングゲートに蓄積された電荷の消去時に、フローティングゲートとドレイン（またはソース）間に電圧を印加し、バンド・バンド間によるホットホールを半導体基板中に発生させ、前記ホットホールによりフローティングゲートに蓄積された電荷を消去する。また、フローティングゲートに蓄積された電荷の消去時には、メモリセルのコントロールゲートとソース間の閾値が所望の値になるように制御する。 このため、この不揮発性半導体メモリ素子は、複雑な制御回路を必要とすることなく、消去を行うことができる。
Abstract translation: 当擦除积存在存储单元中的浮动栅极中的电荷时，非易失性半导体存储元件在浮置栅极和漏极（或源极之间）施加电压，以在半导体衬底中的带之间产生热孔，使得 热孔会擦除浮动门中累积的电荷。 此外，当擦除浮动栅极中累积的电荷时，执行控制，使得控制栅极和存储单元的源极之间的阈值为期望值。 因此，非易失性半导体存储单元可以执行擦除操作而不需要复杂的控制电路。
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公开(公告)号：WO2005078734A1
公开(公告)日：2005-08-25
申请号：PCT/JP2005/001894
申请日：2005-02-09
IPC: G11C16/32
CPC classification number: H03L7/0814 , G11C7/1072 , G11C7/222 , G11C16/32 , G11C29/02 , G11C29/028 , G11C29/50012 , G11C2207/2254 , H03K5/133 , H03K2005/00019 , H03L7/0818
Abstract: 本発明のＤＬＬ回路は、基準クロックと遅延クロックとの位相を比較する位相比較回路と、位相比較回路からの信号により遅延量を調節する可変遅延付加回路とを有するＤＬＬ回路であって、バースト開始時に、内部クロックの１クロック周期の開始により論理“１”にラッチされる第１の信号を、ダミー遅延を通して可変遅延付加回路に入力する手段と、可変遅延付加回路によりダミー遅延を通して入力された第１の信号の論理“１”の継続時間を内部クロックの１クロック周期の終了まで検出し、継続時間を基に可変遅延付加回路の遅延量の初期値を設定する手段と、を備える。
Abstract translation: DLL电路具有比较参考时钟的相位和延迟时钟的相位的相位比较电路; 以及可变延迟加法电路，其基于来自相位比较电路的信号来调整延迟量。 DLL电路包括用于通过虚拟延迟输入在突发开始时通过内部时钟的周期的开始被锁存到逻辑“1”的第一信号的装置; 以及用于确定经由虚拟延迟从可变延迟加法电路接收到的第一信号的逻辑“1”的持续时间的装置，直到内部时钟的周期结束，基于持续时间来建立 可变延迟加法电路的延迟量的初始值。
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公开(公告)号：WO2009072519A1
公开(公告)日：2009-06-11
申请号：PCT/JP2008/071954
申请日：2008-12-03
Inventor： 浅野 正通
IPC: H01L21/8247 , H01L21/66 , H01L27/115 , H01L29/788 , H01L29/792
CPC classification number: H01L21/28273 , H01L27/115 , H01L27/11526 , H01L27/11546
Abstract: この半導体装置は、ＰウェルＰＷに形成された複数の不揮発性メモリ素子と、ＰウェルＰＷと分離された他の高電圧用ウェルに形成されたものであって、複数の不揮発性メモリ素子の任意の一部を選択可能なデコーダと、デコーダが選択した複数の不揮発メモリ素子にその選択スイッチを介して接続される複数の端子とを備えており、閾値が負の特性を有する素子を含む複数の不揮発性メモリ素子からなる大規模なＴＥＧを評価できる。
Abstract translation: 半导体器件设置有形成在P阱（PW）上的多个非易失性存储元件; 解码器，其形成在用于从P阱（PW）分离的高电压的阱上，并且可以从非易失性存储器元件中选择一些可选择的存储器元件; 以及由解码器选择的连接到非易失性存储器元件的多个端子，通过其选择开关。 可以评估由包括阈值具有负特性的元素的非易失性存储元件组成的大规模TEG。
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公开(公告)号：WO2005083716A1
公开(公告)日：2005-09-09
申请号：PCT/JP2005/001896
申请日：2005-02-09
IPC: G11C16/32
CPC classification number: H03L7/0814 , H03K5/133 , H03K5/135 , H03K5/1534 , H03L7/0818
Abstract: 本発明のＤＬＬ回路は、外部クロックに対する内部クロック遅延に相当するダミー遅延（ダミー遅延回路２００）と、遅延量調整信号により遅延量を調整するコース遅延回路４００およびファイン遅延回路５００を持つ可変遅延付加回路と、内部クロックと可変遅延回路及びダミー遅延を介して入力される遅延クロックとの位相を比較し、可変遅延付加回路に遅延量調整信号を出力する位相比較回路３００とを有する。バースト開始時の初期化モードとして、内部クロックの１クロック周期の間、論理“１”にセットされる第１の信号を、ダミー遅延を通して可変遅延付加回路に入力し、可変遅延付加回路により第１の信号の論理“１”の継続時間を内部クロックの１クロック周期の終了まで検出し、継続時間を基にコース遅延回路の遅延量を設定することによって可変遅延付加回路の遅延量を初期設定する。
Abstract translation: DLL电路具有对应于相对于外部时钟的内部时钟延迟的虚拟延迟（虚拟延迟电路200）; 包括用于通过使用延迟量调节信号调整延迟量的粗略（400）和精细（500）延迟电路的可变延迟加法电路; 以及将内部时钟的相位与经由可变延迟电路接收的延迟时钟的相位进行比较的相位比较电路（300）和虚拟延迟，以将延迟量调整信号输出到可变延迟加法电路。 在突发开始时的初始化模式中，在内部时钟的周期内被设置为逻辑“1”的第一信号经由虚拟延迟被输入到可变延迟加法电路，逻辑“ 1“由可变延迟加法电路确定，直到内部时钟的周期结束为止，基于持续时间建立粗延迟电路的延迟量，由此执行延迟量的初始建立 的可变延迟加法电路。
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公开(公告)号：WO2005078731A1
公开(公告)日：2005-08-25
申请号：PCT/JP2005/001893
申请日：2005-02-09
IPC: G11C11/401
CPC classification number: G11C16/32 , G11C7/1027 , G11C7/1072
Abstract: 本発明の半導体メモリは、クロックに同期したバーストモード読出機能を持ち、複数のメモリ素子からなるメモリアレイと、アドレスの上位アドレスをメモリアクセスアドレスとし、下位アドレスをバーストアドレスとし、クロックに同期して出力するシンクロリード制御回路と、メモリアドレスで選択されたメモリ素子の出力データを出力するセンスアンプと、バーストアドレスをデコードするデコーダと、このバーストアドレスをクロックに同期させてラッチするアドレスラッチと、各出力データを保持し、アドレスラッチのバーストアドレスに対応して、保持されている出力データを選択するページセレクタと、クロックに同期して、出力データをラッチする出力ラッチとを有している。
Abstract translation: 一种具有时钟同步突发模式读取功能并包括由多个存储元件构成的存储器阵列的半导体存储器; 与时钟同步地输出地址的高阶地址作为存储器访问地址的同步读取控制电路，并且与时钟同步地将低阶地址作为突发地址输出; 读出放大器，输出由存储器地址选择的存储元件的输出数据; 解码器，其解码突发地址; 地址锁存器，与时钟同步地锁存突发地址; 页面选择器，其保存输出数据，并根据地址锁存器的突发地址选择所保存的输出数据; 以及与时钟同步地锁存输出数据的输出锁存器。
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