公开(公告)号：WO2003050871A1

公开(公告)日：2003-06-19

申请号：PCT/JP2002/012861

申请日：2002-12-09

Applicant: 日本電気株式会社 ,  戸田 昭夫 ,  小野 春彦

Inventor： 戸田 昭夫 ,  小野 春彦

IPC: H01L27/092

CPC classification number: H01L29/7842 ,  H01L21/823807 ,  H01L21/823878 ,  H01L2924/0002 ,  H01L2924/00

Abstract: While using a conventional production process, a compressive stress is exerted on a p-channel MOS field-effect transistor in the direction of the channel and a tensile stress is exerted on an n-channel field-effect transistor in the direction of the channel, thereby increasing both MOS currents. A p-channel MOS field-effect transistor, or a MOS semiconductor device in which elements are isolated by a trench element isolation region, has a length of source/drain region along the channel of 1 microm or less and a length of a gate of 0.2 microm or less. An n-channel MOS field-effect transistor, or such a MOS semiconductor device has a structure in which the face of the source/drain regions parallel to the width of the gate is in contact with an element isolation film where a silicon nitride film is inserted, and the face of the source/drain regions parallel to the length of the gate is in contact with an element isolation film composed of only a silicon oxide film.

Abstract translation: 在使用传统的制造方法的同时，在通道的方向上对p沟道MOS场效应晶体管施加压缩应力，并且在沟道方向上对n沟道场效应晶体管施加拉伸应力， 从而增加两个MOS电流。 其中元件被沟槽元件隔离区隔离的p沟道MOS场效应晶体管或MOS半导体器件具有沿着沟道的源极/漏极区的长度为1微米或更小，栅极的长度为 0.2 microm以下。 n沟道MOS场效应晶体管或这种MOS半导体器件具有这样的结构，其中平行于栅极宽度的源极/漏极区的面与氮化硅膜的元件隔离膜接触 并且与栅极的长度平行的源极/漏极区域的面与仅由氧化硅膜构成的元件隔离膜接触。

公开(公告)号：WO2008050775A1

公开(公告)日：2008-05-02

申请号：PCT/JP2007/070666

申请日：2007-10-23

Applicant: 日本電気株式会社 ,  寺井 真之 ,  藤枝 信次 ,  戸田 昭夫

Inventor： 寺井 真之 ,  藤枝 信次 ,  戸田 昭夫

IPC: H01L21/8247 ,  H01L27/115 ,  H01L29/788 ,  H01L29/792

CPC classification number: H01L21/28282 ,  H01L27/11565 ,  H01L27/11568 ,  H01L29/42344 ,  H01L29/42348 ,  H01L29/42352 ,  H01L29/66833 ,  H01L29/7923 ,  H01L29/7926

Abstract: チャネルは基板の凹部又は凸部に形成され、ゲート絶縁膜はチャネルに沿って第１乃至第３の絶縁領域を有するように形成されている。第１、第３の絶縁領域のゲート絶縁膜は、基板主面とは異なる面上に形成され、電荷トラップを含まない第１のゲート絶縁膜と、電荷トラップを含む電荷蓄積膜と、電荷トラップを含まない第２のゲート絶縁膜とを有する。中間の第２の絶縁領域のゲート絶縁膜は、基板主面と平行な面上に形成され、電荷トラップを含まない第３のゲート絶縁膜のみによって構成される。

Abstract translation: 沟道形成在基板的凹部或突起中，并且栅极绝缘膜形成为沿着沟道具有第一至第三绝缘区域。 第一绝缘区域和第三绝缘区域的栅极绝缘膜形成在与基板主面不同的面上，形成不含电荷陷阱的第一栅极绝缘膜，含有电荷阱的电荷存储膜和第二栅极绝缘膜 不含电荷陷阱。 中间第二绝缘区域的栅极绝缘膜形成在与基板主面平行的面上，仅由不含电荷陷阱的第三栅极绝缘膜构成。