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    WITHIN-ARRAY THROUGH-MEMORY-LEVEL VIA STRUCTURES AND METHOD OF MAKING THEREOF
    3.
    发明申请
    WITHIN-ARRAY THROUGH-MEMORY-LEVEL VIA STRUCTURES AND METHOD OF MAKING THEREOF 审中-公开
    通过结构在阵列中通过存储器级别及其制造方法

    公开(公告)号：WO2017213721A1

    公开(公告)日：2017-12-14

    申请号：PCT/US2017/019132

    申请日：2017-02-23

    申请人： SANDISK TECHNOLOGIES LLC

    发明人： YU, Jixin ,  LU, Zhenyu ,  CHU, Alexander ,  YAMAGUCHI, Kensuke ,  OGAWA, Hiroyuki ,  MAO, Daxin ,  LI, Yan ,  ALSMEIER, Johann

    IPC分类号： H01L29/66 ,  H01L29/792 ,  H01L27/1157 ,  H01L27/11573 ,  H01L27/11575 ,  H01L27/11582

    CPC分类号： H01L27/11582 ,  H01L23/5226 ,  H01L23/5283 ,  H01L27/11565 ,  H01L27/1157 ,  H01L27/11573 ,  H01L27/11575

    摘要： A semiconductor structure includes a memory-level assembly located over a substrate and including at least one alternating stack and memory stack structures vertically extending through the at least one alternating stack. Each of the at least one an alternating stack includes alternating layers of respective insulating layers and respective electrically conductive layers, and each of the electrically conductive layers in the at least one alternating stack includes a respective opening such that a periphery of a respective spacer dielectric portion located in the opening contacts a sidewall of the respective electrically conductive layers. At least one through-memory-level via structure vertically extends through each of the spacer dielectric portions and the insulating layers.

    摘要翻译： 半导体结构包括位于衬底上的存储器级组件，并包括至少一个交替堆叠和垂直延伸穿过所述至少一个交替堆叠的存储器堆叠结构。 所述至少一个交替堆叠中的每一个包括各自的绝缘层和相应的导电层的交替层，并且所述至少一个交替堆叠中的每个导电层包括相应的开口，使得相应的间隔物电介质部分 位于开口中接触相应导电层的侧壁。 至少一个贯穿存储器层的通孔结构垂直延伸穿过每个间隔物介电部分和绝缘层。

    THREE-DIMENSIONAL MEMORY DEVICE CONTAINING ANNULAR ETCH-STOP SPACER AND METHOD OF MAKING THEREOF
    4.
    发明申请
    THREE-DIMENSIONAL MEMORY DEVICE CONTAINING ANNULAR ETCH-STOP SPACER AND METHOD OF MAKING THEREOF 审中-公开
    含有环形挡板的三维记忆装置及其制造方法

    公开(公告)号：WO2017160443A1

    公开(公告)日：2017-09-21

    申请号：PCT/US2017/017823

    申请日：2017-02-14

    申请人： SANDISK TECHNOLOGIES LLC

    发明人： NAKAMURA, Tadashi ,  TSUTSUMI, Masanori ,  FUNAYAMA, Kota ,  EHARA, Ryoichi ,  FURIHATA, Youko ,  LU, Zhenyu ,  ZHANG, Tong

    IPC分类号： H01L27/1157 ,  H01L27/11524 ,  H01L29/66 ,  H01L29/788 ,  H01L29/792

    CPC分类号： H01L21/76816 ,  H01L27/11565 ,  H01L27/1157 ,  H01L27/11582

    摘要： A method of forming a monolithic three-dimensional memory device includes forming a first alternating stack over a substrate, forming an insulating cap layer, forming a first memory opening through the insulating cap layer and the first alternating stack, forming a sacrificial pillar structure in the first memory opening, forming a second alternating stack, forming a second memory opening, forming an inter-stack memory opening, forming a memory film and a first semiconductor channel layer in the inter-stack memory opening, anisotropically etching a horizontal bottom portion of the memory film and the first semiconductor channel layer to expose the substrate at the bottom of the inter-stack memory opening such that damage to portions of the first semiconductor channel layer and the memory film located adjacent to the insulating cap layer is reduced or avoided, and forming a second semiconductor channel layer in contact with the exposed substrate in the inter-stack memory opening.

    摘要翻译： 一种形成单片三维存储器件的方法包括：在衬底上形成第一交替堆叠;形成绝缘覆盖层;形成穿过绝缘覆盖层和第一交替堆叠的第一存储器开口 在第一存储器开口中形成牺牲柱结构;形成第二交替堆叠;形成第二存储器开口;形成堆叠式存储器开口;在堆叠式存储器开口中形成存储器膜和第一半导体沟道层; 各向异性地蚀刻存储器膜和第一半导体沟道层的水平底部部分以在堆叠式存储器开口的底部处暴露衬底，使得损害第一半导体沟道层和位于与绝缘体相邻的存储器膜的部分 减少或避免覆盖层，以及在堆叠式存储器o中形成与暴露的衬底接触的第二半导体沟道层 pening。

    SPLIT MEMORY CELLS WITH UNSPLIT SELECT GATES IN A THREE-DIMENSIONAL MEMORY DEVICE
    5.
    发明申请
    SPLIT MEMORY CELLS WITH UNSPLIT SELECT GATES IN A THREE-DIMENSIONAL MEMORY DEVICE 审中-公开
    在三维存储设备中的分裂选择门的分裂存储器单元

    公开(公告)号：WO2017091275A1

    公开(公告)日：2017-06-01

    申请号：PCT/US2016/050432

    申请日：2016-09-06

    申请人： SANDISK TECHNOLOGIES LLC

    发明人： NISHIKAWA, Masatoshi ,  MIYAMOTO, Masafumi ,  OGAWA, Hiroyuki

    IPC分类号： H01L27/115

    CPC分类号： H01L27/11582 ,  H01L21/28273 ,  H01L21/28282 ,  H01L21/31111 ,  H01L23/5226 ,  H01L23/528 ,  H01L27/11519 ,  H01L27/11521 ,  H01L27/11526 ,  H01L27/11556 ,  H01L27/11565 ,  H01L27/11568 ,  H01L27/1157 ,  H01L27/11573 ,  H01L29/0649 ,  H01L29/0847

    摘要： Split memory cells can be provided within an alternating stack of insulating layers and word lines. At least one lower-select-gate-level electrically conductive layers and/or at least one upper-select-level electrically conductive layers without a split memory cell configuration can be provided by limiting the levels of separator insulator structures within the levels of the word lines. At least one etch stop layer can be formed above at least one lower-select-gate-level spacer material layer. An alternating stack of insulating layers and spacer material layers is formed over the at least one etch stop layer. Separator insulator structures are formed through the alternating stack employing the etch stop layer as a stopping structure. Upper-select-level spacer material layers can be subsequently formed. The spacer material layers and the select level material layers are formed as, or replaced with, electrically conductive layers.

    摘要翻译： 可以在绝缘层和字线的交替堆叠内提供分裂存储器单元。 通过限制单词水平内的隔离器绝缘体结构的水平，可以提供至少一个下部选择栅极级导电层和/或至少一个没有分裂存储器单元配置的上部选择级导电层 线。 至少一个蚀刻停止层可以形成在至少一个下选择栅极级间隔物材料层的上方。 在至少一个蚀刻停止层上形成交替的绝缘层和间隔材料层的叠层。 通过采用蚀刻停止层作为阻挡结构的交替堆叠形成隔离器绝缘体结构。 随后可以形成上部选择的间隔物材料层。 间隔材料层和选择层材料层形成为导电层，或者用导电层代替。

    WITHIN ARRAY REPLACEMENT OPENINGS FOR A THREE-DIMENSIONAL MEMORY DEVICE
    6.
    发明申请
    WITHIN ARRAY REPLACEMENT OPENINGS FOR A THREE-DIMENSIONAL MEMORY DEVICE 审中-公开
    在三维存储设备的阵列替换开口内

    公开(公告)号：WO2017091274A1

    公开(公告)日：2017-06-01

    申请号：PCT/US2016/050427

    申请日：2016-09-06

    申请人： SANDISK TECHNOLOGIES LLC

    发明人： NISHIKAWA, Masatoshi ,  MIYAMOTO, Masafumi ,  KAI, James

    IPC分类号： H01L27/115

    CPC分类号： H01L27/11582 ,  H01L21/28273 ,  H01L21/28282 ,  H01L21/31111 ,  H01L23/5226 ,  H01L23/528 ,  H01L27/11519 ,  H01L27/11521 ,  H01L27/11526 ,  H01L27/11556 ,  H01L27/11565 ,  H01L27/11568 ,  H01L27/1157 ,  H01L27/11573 ,  H01L29/0649 ,  H01L29/0847

    摘要： An alternating stack of sacrificial material layers and insulating layers is formed over a substrate. Replacement of sacrificial material layers with electrically conductive layers can be performed employing a subset of openings. A predominant subset of the openings is employed to form memory stack structures therein. A minor subset of the openings is employed as access openings for introducing an etchant to remove the sacrificial material layers to form lateral recesses and to provide a reactant for depositing electrically conductive layers in the lateral recesses. By distributing the access openings across the entirety of the openings and eliminating the need to employ backside trenches for replacement of the sacrificial material layers, the size and lateral extent of backside trenches can be reduced to a level sufficient to accommodate only backside contact via structures.

    摘要翻译： 在衬底上形成交替堆叠的牺牲材料层和绝缘层。 可以使用开口的子集来执行用导电层替换牺牲材料层。 采用开口的主要子集来在其中形成存储器堆叠结构。 使用少量的开口子集作为进入开口，用于引入蚀刻剂以去除牺牲材料层以形成横向凹陷并提供用于在横向凹陷中沉积导电层的反应物。 通过将开口分布在整个开口上并且不需要采用背侧沟槽来替换牺牲材料层，背侧沟槽的尺寸和横向范围可以减小到足以仅容纳背侧接触过孔结构的水平。

    THREE-DIMENSIONAL NAND DEVICE CONTAINING SUPPORT PEDESTAL STRUCTURES FOR A BURIED SOURCE LINE AND METHOD OF MAKING THE SAME
    7.
    发明申请
    THREE-DIMENSIONAL NAND DEVICE CONTAINING SUPPORT PEDESTAL STRUCTURES FOR A BURIED SOURCE LINE AND METHOD OF MAKING THE SAME 审中-公开
    用于埋入源管线的包含支撑顶部结构的三维NAND器件及其制造方法

    公开(公告)号：WO2017087670A1

    公开(公告)日：2017-05-26

    申请号：PCT/US2016/062528

    申请日：2016-11-17

    申请人： SANDISK TECHNOLOGIES LLC

    发明人： ZHANG, Tong ,  ALSMEIER, Johann ,  KAI, James ,  LIU, Jin ,  ZHANG, Yanli

    IPC分类号： H01L27/11565 ,  H01L27/11582 ,  H01L27/1157

    CPC分类号： H01L27/11582 ,  H01L21/28282 ,  H01L21/30604 ,  H01L21/76895 ,  H01L23/535 ,  H01L27/11565 ,  H01L27/1157 ,  H01L29/42344

    摘要： A three-dimensional memory device includes an alternating stack of electrically conductive layers and insulating layers located over a substrate, an array of memory stack structures. A source conductive line structure is provided between the substrate and the alternating stack. The source conductive line structure includes a plurality of parallel conductive rail structures extending along a same horizontal direction and adjoined to a common conductive straddling structure. Each memory stack structure straddles a vertical interface between a conductive rail structure and a support matrix. A semiconductor channel in each memory stack structure contacts a respective conductive rail structure and the support matrix.

    摘要翻译： 三维存储器件包括位于衬底之上的导电层和绝缘层的交替堆叠，存储器堆叠结构的阵列。 在衬底和交替堆叠之间提供源导线结构。 源极导线结构包括沿相同水平方向延伸且邻接于共同导电跨接结构的多个平行导电轨道结构。 每个存储器堆叠结构跨越导电轨道结构和支撑矩阵之间的垂直界面。 每个存储器堆叠结构中的半导体沟道接触相应的导电轨道结构和支撑基体。

    半導体装置およびその製造方法
    9.
    发明申请
    半導体装置およびその製造方法 审中-公开
    半导体器件及其制造方法

    公开(公告)号：WO2016060014A1

    公开(公告)日：2016-04-21

    申请号：PCT/JP2015/078336

    申请日：2015-10-06

    申请人： 株式会社フローディア

    发明人： 谷口　泰弘 ,  川嶋　泰彦 ,  葛西　秀男 ,  櫻井　良多郎 ,  品川　裕 ,  奥山　幸祐

    IPC分类号： H01L21/8247 ,  H01L21/336 ,  H01L21/768 ,  H01L21/8234 ,  H01L23/522 ,  H01L27/088 ,  H01L27/10 ,  H01L27/115 ,  H01L29/788 ,  H01L29/792

    CPC分类号： H01L21/768 ,  H01L21/823456 ,  H01L23/522 ,  H01L27/088 ,  H01L27/11565 ,  H01L27/11573 ,  H01L29/42344 ,  H01L29/792 ,  H01L2924/0002 ,  H01L2924/00

    摘要： 　半導体装置（1）では、メモリゲート構造体（4a）と同じ構成でなるコンタクト設置構造体（10a）の頂上部から、第1選択ゲート電極（G2a）までを跨ぐようにコンタクト（C5a）を設けたことから、従来のようにメモリゲート構造体（110）の頂上部にまで乗り上げた乗り上げ部（102b）がない分（図１３）、上層の配線層までの距離を短くしてアスペクト比を小さくでき、かくして、コンタクト抵抗値の増大を防止し得、また、従来のようにメモリゲート構造体（110）の頂上部にまで乗り上げた乗り上げ部（102b）がない分、コンタクト設置構造体（10a）と、上層の配線層とを遠ざけることもできるので、上層の配線層との接触不良を防止し得る、半導体装置およびその製造方法を提案する。

    摘要翻译： 提供一种半导体器件（1），其中设置有从具有与存储栅极结构相同的结构的触点安装结构（10a）的顶部延伸到第一选择栅电极（G2a）的触点（C5a） （4A）。 因此，不形成安装存储栅极结构（110）的顶部的常规安装部（102b）（图13），因此能够缩短与上层布线层的距离，能够缩小纵横比 ，结果可以抑制接触电阻值的增加。 此外，不形成安装存储栅极结构（110）的顶部的常规安装部（102b），因此可以使接触安装结构（10a）和上层布线层分开，结果 ，可以抑制与上层布线层的接触故障。 还提供了用于所述半导体器件的制造方法。

    ADVANCED METAL-NITRIDE-OXIDE-SILICON MULTIPLE-TIME PROGRAMMABLE MEMORY
    10.
    发明申请
    ADVANCED METAL-NITRIDE-OXIDE-SILICON MULTIPLE-TIME PROGRAMMABLE MEMORY 审中-公开
    高级金属氮化硅 - 硅多元可编程存储器

    公开(公告)号：WO2015175834A1

    公开(公告)日：2015-11-19

    申请号：PCT/US2015/030891

    申请日：2015-05-14

    申请人： QUALCOMM INCORPORATED

    发明人： LI, Xia ,  WANG, Zhongze ,  PERRY, Daniel Wayne

    IPC分类号： H01L21/28 ,  G11C16/04 ,  H01L29/423 ,  H01L29/66 ,  H01L29/792 ,  H01L27/115

    CPC分类号： H01L27/112 ,  G11C7/00 ,  G11C11/40 ,  G11C16/0475 ,  H01L21/28282 ,  H01L27/11565 ,  H01L27/11568 ,  H01L29/42344 ,  H01L29/42348 ,  H01L29/66833 ,  H01L29/7923

    摘要： An advanced metal-nitride-oxide-silicon (MNOS) multiple time programmable (MTP) memory is provided. In an example, an apparatus includes a two field effect transistor (2T field FET) metal-nitride-oxide-silicon (MNOS) MTP memory. The 2T field FET MNOS MTP memory can include an interlayer dielectric (ILD) oxide region that is formed on a well and separates respective gates of first and second transistors from the well. A control gate is located between the respective gates of the first and second transistors, and a silicon-nitride-oxide (SiN) region is located between a metal portion of the control gate and a portion of the ILD oxide region.

    摘要翻译： 提供先进的金属氮化物 - 氧化物 - 硅（MNOS）多时间可编程（MTP）存储器。 在一个示例中，装置包括两个场效应晶体管（2T场FET）金属氮化物 - 氧化物 - 硅（MNOS）MTP存储器。 2T场FET MNOS MTP存储器可以包括形成在阱上的层间电介质（ILD）氧化物区域，并将第一和第二晶体管的相应栅极与阱分离。 控制栅极位于第一和第二晶体管的各个栅极之间，并且氮化硅 - 氧化物（SiN）区域位于控制栅极的金属部分和ILD氧化物区域的一部分之间。