公开(公告)号：WO2016200693A1

公开(公告)日：2016-12-15

申请号：PCT/US2016/035785

申请日：2016-06-03

申请人： MICROCHIP TECHNOLOGY INCORPORATED

发明人： SATO, Justin Hiroki ,  STOM, Gregory Allen

IPC分类号： H01L21/762

CPC分类号： H01L21/76229 ,  H01L21/0217 ,  H01L21/30604 ,  H01L21/31051 ,  H01L21/31055 ,  H01L21/31056 ,  H01L21/31111 ,  H01L21/76224 ,  H01L21/823481 ,  H01L21/823878 ,  H01L29/0649

摘要： A method of forming a trench isolation (e.g., an STI) for an integrated circuit includes forming a pad oxide layer and then a nitride layer over a semiconductor substrate, performing a trench etch through the structure to form a trench, depositing a trench oxide layer over the structure to form a filled trench, depositing a sacrificial planarizing layer, which is etch-selective to the trench oxide layer, over the deposited oxide, performing a planarizing etch process that removes the sacrificial planarizing layer and decreases surface variations in an upper surface of the trench oxide layer, performing an oxide etch process that is selective to the trench oxide layer to remove remaining portions of the trench oxide layer outside the filled trench, and removing the remaining nitride layer such that the remaining oxide-filled trench defines a trench isolation structure that projects above an exposed upper surface of the semiconductor substrate.

摘要翻译： 形成用于集成电路的沟槽隔离（例如，STI）的方法包括在半导体衬底上形成衬垫氧化物层，然后形成氮化物层，通过该结构进行沟槽蚀刻以形成沟槽，沉积沟槽氧化物层 在结构上形成填充沟槽，在沉积的氧化物上沉积对沟槽氧化物层具有蚀刻选择性的牺牲平坦化层，执行去除牺牲平坦化层并降低上表面中的表面变化的平坦化蚀刻工艺 对所述沟槽氧化物层进行氧化蚀刻工艺，所述氧化物蚀刻工艺对所述沟槽氧化物层有选择性以去除所述填充沟槽外部的所述沟槽氧化物层的剩余部分，以及去除所述剩余的氮化物层，使得剩余的氧化物填充沟槽限定沟槽 突出在半导体衬底的暴露的上表面之上的隔离结构。

公开(公告)号：WO2016200402A1

公开(公告)日：2016-12-15

申请号：PCT/US2015/035564

申请日：2015-06-12

申请人： INTEL CORPORATION

发明人： GLASS, Glenn A. ,  MURTHY, Anand S. ,  KAM, Hei ,  GHANI, Tahir ,  JAMBUNATHAN, Karthik ,  MOHAPATRA, Chandra S.

IPC分类号： H01L29/78 ,  H01L21/336

CPC分类号： H01L29/6681 ,  H01L21/02532 ,  H01L21/76224 ,  H01L21/823807 ,  H01L21/823814 ,  H01L21/823821 ,  H01L21/823878 ,  H01L21/8256 ,  H01L27/0924 ,  H01L29/0847 ,  H01L29/66545 ,  H01L29/7848

摘要： Techniques are disclosed for forming transistors on the same substrate with varied channel materials. The techniques include forming a replacement material region in the substrate, such region used to form a plurality of fins therefrom, the fins used to form transistor channel regions. In an example case, the substrate may comprise Si and the replacement materials may include Ge, SiGe, and/or at least one III-V material. The replacement material regions can have a width sufficient to ensure a substantially planar interface between the replacement material and the substrate material. Therefore, the fins formed from the replacement material regions can also have a substantially planar interface between the replacement material and the substrate material. One example benefit from being able to form replacement material channel regions with such substantially planar interfaces can include at least a 30 percent improvement in current flow at a fixed voltage.

摘要翻译： 公开了用于在具有不同通道材料的同一衬底上形成晶体管的技术。 这些技术包括在基板中形成替换材料区域，用于形成多个翅片的区域，用于形成晶体管沟道区域的翅片。 在一个示例性情况下，衬底可以包括Si，并且替换材料可以包括Ge，SiGe和/或至少一种III-V材料。 替换材料区域可以具有足以确保替换材料和衬底材料之间的基本平坦的界面的宽度。 因此，由更换材料区域形成的翅片也可以在替换材料和基底材料之间具有基本平坦的界面。 能够形成具有这种基本上平面的界面的替换材料通道区域的一个示例益处可以包括在固定电压下的电流流动的至少30％的改善。

公开(公告)号：WO2015142357A1

公开(公告)日：2015-09-24

申请号：PCT/US2014/031486

申请日：2014-03-21

申请人： INTEL CORPORATION ,  GLASS, Glenn A. ,  MURTHY, Anand S. ,  GHANI, Tahir ,  PANG, Ying ,  MISTKAWI, Nabil, G.

发明人： GLASS, Glenn A. ,  MURTHY, Anand S. ,  GHANI, Tahir ,  PANG, Ying ,  MISTKAWI, Nabil, G.

IPC分类号： H01L29/78 ,  H01L21/336 ,  H01L29/94 ,  H01L21/8238

CPC分类号： H01L29/7848 ,  B82Y10/00 ,  H01L21/02532 ,  H01L21/30604 ,  H01L21/76224 ,  H01L21/823807 ,  H01L21/823814 ,  H01L21/823821 ,  H01L21/823878 ,  H01L27/0924 ,  H01L29/0649 ,  H01L29/0673 ,  H01L29/0847 ,  H01L29/161 ,  H01L29/165 ,  H01L29/167 ,  H01L29/41783 ,  H01L29/42392 ,  H01L29/45 ,  H01L29/66545 ,  H01L29/66628 ,  H01L29/66636 ,  H01L29/66795 ,  H01L29/775 ,  H01L29/78 ,  H01L29/785 ,  H01L29/78696

摘要： Techniques are disclosed for improved integration of germanium (Ge)-rich p-MOS source/drain contacts to, for example, reduce contact resistance. The techniques include depositing the p-type Ge-rich layer directly on a silicon (Si) surface in the contact trench location, because Si surfaces are favorable for deposition of high quality conductive Ge-rich materials. In one example method, the Ge-rich layer is deposited on a surface of the Si substrate in the source/drain contact trench locations, after removing a sacrificial silicon germanium (SiGe) layer previously deposited in the source/drain locations. In another example method, the Ge-rich layer is deposited on a Si cladding layer in the contact trench locations, where the Si cladding layer is deposited on a functional p-type SiGe layer. In some cases, the Ge-rich layer comprises at least 50% Ge (and may contain tin (Sn) and/or Si) and is boron (B) doped at levels above 1E20 cm -3 .

摘要翻译： 公开了用于改善锗（Ge）富集的p-MOS源极/漏极触点的集成的技术，例如降低接触电阻。 这些技术包括将p型富锗层直接沉积在接触沟槽位置的硅（Si）表面上，因为Si表面有利于沉积高质量的导电富Ge材料。 在一个示例性方法中，在去除先前沉积在源极/漏极位置中的牺牲硅锗（SiGe）层之后，在源/漏接触沟槽位置中的富Si层沉积在Si衬底的表面上。 在另一示例性方法中，富集层沉积在接触沟槽位置中的Si包覆层上，其中Si包覆层沉积在功能性p型SiGe层上。 在一些情况下，富锗层包含至少50％的Ge（并且可以含有锡（Sn）和/或Si），并且是以高于1E20cm-3的掺杂的硼（B）。

公开(公告)号：WO2015094305A1

公开(公告)日：2015-06-25

申请号：PCT/US2013/076673

申请日：2013-12-19

申请人： INTEL CORPORATION ,  WEBB, Milton Clair ,  BOHR, Mark ,  GHANI, Tahir ,  LIAO, Szuya S.

发明人： WEBB, Milton Clair ,  BOHR, Mark ,  GHANI, Tahir ,  LIAO, Szuya S.

IPC分类号： H01L21/336

CPC分类号： H01L29/0649 ,  H01L21/76895 ,  H01L21/823821 ,  H01L21/823878 ,  H01L23/535 ,  H01L27/0924 ,  H01L29/41791 ,  H01L29/66545 ,  H01L29/66795 ,  H01L29/785

摘要： Self-aligned gate edge and local interconnect structures and methods of fabricating self-aligned gate edge and local interconnect structures are described. In an example, a semiconductor structure includes a semiconductor fin disposed above a substrate and having a length in a first direction. A gate structure is disposed over the semiconductor fin, the gate structure having a first end opposite a second end in a second direction, orthogonal to the first direction. A pair of gate edge isolation structures is centered with the semiconductor fin. A first of the pair of gate edge isolation structures is disposed directly adjacent to the first end of the gate structure, and a second of the pair of gate edge isolation structures is disposed directly adjacent to the second end of the gate structure.

摘要翻译： 描述了自对准栅极边缘和局部互连结构以及制造自对准栅极边缘和局部互连结构的方法。 在一个示例中，半导体结构包括设置在基板上方并且具有沿第一方向的长度的半导体鳍片。 栅极结构设置在半导体鳍上方，栅极结构具有与第一方向正交的第二端相对于第二端的第一端。 一对栅极边缘隔离结构以半导体鳍为中心。 一对栅极边缘隔离结构中的第一个直接邻近栅极结构的第一端设置，并且该对栅极边缘隔离结构中的第二个直接邻近栅极结构的第二端设置。

公开(公告)号：WO2014159160A1

公开(公告)日：2014-10-02

申请号：PCT/US2014/022263

申请日：2014-03-10

申请人： QUALCOMM INCORPORATED

发明人： YANG, Bin ,  LI, Xia ,  CHIDAMBARAM, Pr

IPC分类号： H01L21/8238 ,  H01L21/765 ,  H01L27/02

CPC分类号： H01L29/6681 ,  H01L21/7624 ,  H01L21/765 ,  H01L21/823842 ,  H01L21/823878 ,  H01L27/0207 ,  H01L29/785

摘要： Embodiments disclosed in the detailed description include metal oxide semiconductor (MOS) isolation schemes with continuous active areas separated by dummy gates. A MOS device includes an active area formed from a material with a work function that is described as either an n-metal or a p-metal. Active components are formed on this active area using materials having a similar work function. Isolation is effectuated by positioning a dummy gate between the active components. The dummy gate is made from a material having an opposite work function relative to the material of the active area. For example, if the active area was a p-metal material, the dummy gate would be made from an n-metal, and vice versa.

摘要翻译： 在详细描述中公开的实施例包括具有由伪栅极分开的连续有效区域的金属氧化物半导体（MOS）隔离方案。 MOS器件包括由具有作为n金属或p金属的功函数的材料形成的有源区域。 使用具有类似功函数的材料在该有效区域上形成活性组分。 通过在有源部件之间定位一个虚拟栅极来实现隔离。 虚拟门由相对于有源区的材料具有相反功函数的材料制成。 例如，如果有源区域是p金属材料，则虚拟栅极将由n金属制成，反之亦然。

公开(公告)号：WO2014089206A1

公开(公告)日：2014-06-12

申请号：PCT/US2013/073111

申请日：2013-12-04

申请人： SYNOPSYS, INC. ,  MOROZ, Victor

发明人： MOROZ, Victor

IPC分类号： H01L21/322 ,  H01L21/336

CPC分类号： H01L21/823878 ,  G06F17/5068 ,  H01L21/76213 ,  H01L21/823821

摘要： Methods and apparatuses relate to implanting a surface of a semiconductor substrate with dopants, making undoped semiconductor material directly on the surface implanted with the dopants, and making a transistor with a transistor channel in the undoped semiconductor material, such that the transistor channel of the transistor remains undoped throughout manufacture of the integrated circuit.

摘要翻译： 方法和装置涉及用掺杂剂注入半导体衬底的表面，将未掺杂的半导体材料直接注入到注入掺杂剂的表面上，以及在未掺杂的半导体材料中制造具有晶体管沟道的晶体管，使得晶体管的晶体管沟道 在整个集成电路的制造过程中保持未掺杂。

公开(公告)号：WO2014041921A1

公开(公告)日：2014-03-20

申请号：PCT/JP2013/071079

申请日：2013-08-02

申请人： 富士電機株式会社

发明人： 今井　朋弘 ,  山路　将晴

IPC分类号： H01L27/08 ,  H01L21/336 ,  H01L21/764 ,  H01L21/822 ,  H01L21/8234 ,  H01L21/8238 ,  H01L27/04 ,  H01L27/088 ,  H01L27/092 ,  H01L29/786

CPC分类号： H01L27/0921 ,  H01L21/761 ,  H01L21/823871 ,  H01L21/823878 ,  H01L27/092 ,  H01L27/1207 ,  H01L29/0649 ,  H01L29/1083

摘要： 　ｐ半導体基板（１）上に形成されたｎ分離領域（２）には、ハイサイド駆動回路を構成するＭＶ－ＰＭＯＳ（２０）およびＭＶ－ＮＭＯＳ（３０）が形成される。ＭＶ－ＮＭＯＳ（３０）は、ｎ分離領域（２）内部の中間電位（Ｖｓ）のｐ分離領域（３）に形成される。ｐ半導体基板（１）の表面層の、ｎ分離領域（２）の外側にはｎエピタキシャル領域（１２）が設けられ、その外側にはグランド電位（ＧＮＤ）のｐＧＮＤ領域（４１）が設けられる。ハイサイド駆動回路とｐＧＮＤ領域（４１）との間には、ｐ半導体基板（１）とｎエピタキシャル領域（１２）との間に空洞（１１）が設けられ、ｎエピタキシャル領域（１２）を貫通して空洞（１１）に達するｐ拡散領域（１３）が設けられる。ｐ分離領域（３）には中間電位（Ｖｓ）が印加される。これにより、誤動作や破壊が生じることを回避し、かつチップサイズを縮小することができる。

摘要翻译： 构成高侧驱动电路的MV-PMOS（20）和MV-NMOS（30）形成在形成在p型半导体衬底（1）上的n分区（2）中。 MV型NMOS（30）形成在n型隔离区域（2）内的中点电位（Vs）的p型分隔区域（3）中。 在p型半导体衬底（1）的表面层的n型分隔区域（2）的外侧形成有n型外延区域（12）和接地电位（GND）的pGND区域（41） 形成在n型外延区域（12）的外部。 在p型半导体衬底（1）和n型外延区（12）之间，在高侧驱动电路和pGND区（41）之间设置有空穴（11），p型扩散 还提供了通过n型外延区域（12）到达空腔（11）的区域（13）。 将中点电位（Vs）施加在p型分区区域（3）上。 这样可以避免故障和损坏的发生，从而降低芯片尺寸。

公开(公告)号：WO2013002902A2

公开(公告)日：2013-01-03

申请号：PCT/US2012/037919

申请日：2012-05-15

申请人： INTERNATIONAL BUSINESS MACHINES CORPORATION ,  HARAN, Balasubramanian ,  CHENG, Kangguo ,  PONOTH, Shom ,  STANDAERT, Theodorus, E. ,  YAMASHITA, Tenko

发明人： HARAN, Balasubramanian ,  CHENG, Kangguo ,  PONOTH, Shom ,  STANDAERT, Theodorus, E. ,  YAMASHITA, Tenko

CPC分类号： H01L21/84 ,  H01L21/22 ,  H01L21/823807 ,  H01L21/823814 ,  H01L21/823828 ,  H01L21/823878 ,  H01L27/1203 ,  H01L29/517 ,  H01L29/518 ,  H01L29/66545

摘要： In one embodiment a method is provided that includes providing a structure including a semiconductor substrate (12) having at least one device region (14) located therein, and a doped semiconductor layer located on an upper surface of the semiconductor substrate in the at least one device region. After providing the structure, a sacrificial gate region (28) having a spacer (34) located on sidewalls thereof is formed on an upper surface of the doped semiconductor layer. A planarizing dielectric material (36) is then formed and the sacrificial gate region (28) is removed to form an opening (38) that exposes a portion of the doped semiconductor layer. The opening is extended to an upper surface of the semiconductor substrate (20) and then an anneal is performed that causes outdiffusion of dopant from remaining portions of the doped semiconductor layer forming a source region (40) and a drain region (42) in portions of the semiconductor substrate that are located beneath the remaining portions of the doped semiconductor layer. A high k gate dielectric (46) and a metal gate (48) are then formed into the extended opening.

摘要翻译： 在一个实施例中，提供了一种方法，该方法包括提供包括半导体衬底（12）的结构，该半导体衬底具有位于其中的至少一个器件区域（14）以及位于半导体衬底 在至少一个器件区域中的半导体衬底。 在提供该结构之后，在掺杂半导体层的上表面上形成具有位于其侧壁上的隔离物（34）的牺牲栅极区域（28）。 然后形成平面化介电材料（36），并去除牺牲栅极区（28）以形成暴露部分掺杂半导体层的开口（38）。 开口延伸到半导体衬底（20）的上表面，然后执行退火，该退火导致从形成源区（40）和漏区（42）的掺杂半导体层的剩余部分向外扩散掺杂物 位于该掺杂半导体层的其余部分之下的半导体衬底。 然后在延伸的开口中形成高k栅极电介质（46）和金属栅极（48）。

公开(公告)号：WO2012141122A1

公开(公告)日：2012-10-18

申请号：PCT/JP2012/059642

申请日：2012-04-09

申请人： ルネサスエレクトロニクス株式会社 ,  篠原 博文 ,  西田 征男 ,  堀田 勝之 ,  山下 朋弘 ,  尾田 秀一

发明人： 篠原　博文 ,  西田　征男 ,  堀田　勝之 ,  山下　朋弘 ,  尾田　秀一

IPC分类号： H01L27/08 ,  H01L21/76 ,  H01L21/8238 ,  H01L27/092

CPC分类号： H01L27/088 ,  H01L21/823842 ,  H01L21/823878 ,  H01L29/66477

摘要： 　３２ｎｍテクノロジノード以降のＭＩＳＦＥＴにおいては、Ｈｉｇｈ－ｋゲート絶縁膜とメタルゲート電極が導入されている。この場合、ｎ－ＭＩＳＦＥＴおよびｐ－ＭＩＳＦＥＴの閾値電圧の絶対値が、後の高温熱処理によって、上昇するという問題がある。そこで、各種の閾値電圧調整金属膜等をＨｉｇｈ－ｋゲート絶縁膜上に形成して、そこからＨｉｇｈ－ｋゲート絶縁膜内に、これらの膜成分を導入することによって、閾値電圧を制御している。しかし、ｎ－ＭＩＳＦＥＴのＨｉｇｈ－ｋゲート絶縁膜に導入されたランタン等が、その後の熱処理によって、ＳＴＩ領域等に移動しやすいという問題があることが、本願発明者等によって、明らかにされた。　本願発明は、半導体集積回路装置において、ｎ－ＭＩＳＦＥＴのゲートスタック下部およびその周辺の素子分離領域表面部に、Nチャネル閾値調整元素外方拡散防止領域を設けたものである。

摘要翻译： 高k栅极绝缘膜和金属栅电极被引入到具有32nm技术或稍后节点的MISFET中。 在这种情况下，由于之后的高温热处理，存在n-MISFET和p-MISFET的阈值电压的绝对值的增加的问题。 因此，在高k栅极绝缘膜上形成各种类型的阈值电压调节金属膜等，并通过将这些膜成分引入高k栅极绝缘膜来控制阈值电压。 然而，本发明人和其他人已经清楚地指出，在n-MISFET中引入高k栅极绝缘膜的镧等具有随后的热处理容易迁移到STI区域的问题。 本发明提供了一种半导体集成电路器件中的n-MISFET栅极堆叠的下部中的N沟道阈值调节元件向外扩散防止区域和外围元件隔离区域的表面部分。

公开(公告)号：WO2012055181A1

公开(公告)日：2012-05-03

申请号：PCT/CN2011/070684

申请日：2011-01-27

申请人： 中国科学院微电子研究所 ,  尹海洲 ,  骆志炯 ,  朱慧珑

发明人： 尹海洲 ,  骆志炯 ,  朱慧珑

IPC分类号： H01L21/76

CPC分类号： H01L29/045 ,  H01L21/76224 ,  H01L21/823807 ,  H01L21/823878 ,  H01L29/7846