公开(公告)号：WO2011030593A1

公开(公告)日：2011-03-17

申请号：PCT/JP2010/059675

申请日：2010-06-08

Applicant: 日本電気株式会社 ,  藤方 潤一 ,  牛田 淳 ,  戸田 昭夫 ,  西藤 哲史

Inventor： 藤方　潤一 ,  牛田　淳 ,  戸田　昭夫 ,  西藤　哲史

IPC: G02F1/025

CPC classification number: G02F1/2257 ,  G02F1/025 ,  G02F2001/0152 ,  G02F2201/066 ,  G02F2201/07 ,  G02F2202/105

Abstract: 　第１の半導体層８上に、導電型が異なる第２の半導体層９が、誘電体膜１１を介して積層されてリブ導波路が形成され、 半導体層８および９が、高ドープ部４および１０を介して外部端子に接続可能であり、　半導体層８および９は、誘電体膜１１との接触面付近の領域において、前記外部端子からの電気信号による自由キャリアの蓄積、除去、または反転により、光信号電界領域の前記自由キャリア濃度が変調され、光信号の位相変調が可能であり、　半導体層８および９の少なくとも一方が、前記積層部分よりも広い幅を有し、高ドープ部４および１０の少なくとも一方が、前記積層部分の外側に設けられていることを特徴とする電気光学変調器。

Abstract translation: 电光调制器包括由第一半导体层（8）和通过电介质膜（11）堆叠在其上的第二半导体层（9）的层叠体形成的肋波导，所述半导体层的导电类型彼此不同 。 半导体层（8,9）可以分别经由高掺杂部分（4,10）连接到外部端子。 半导体层（8,9）可以调制光信号的相位，因为光信号的电场区域中的自由载流子的浓度在半导体层和电介质膜的接触表面附近的区域中被调制 （11）由于来自外部端子的电信号引起的自由载波的累积，去除或反转。 半导体层（8,9）中的至少一个具有比层叠部分大的宽度，并且在层叠部分的外部形成至少一个高掺杂部分（4,10）。

公开(公告)号：WO2003050871A1

公开(公告)日：2003-06-19

申请号：PCT/JP2002/012861

申请日：2002-12-09

Applicant: 日本電気株式会社 ,  戸田 昭夫 ,  小野 春彦

Inventor： 戸田 昭夫 ,  小野 春彦

IPC: H01L27/092

CPC classification number: H01L29/7842 ,  H01L21/823807 ,  H01L21/823878 ,  H01L2924/0002 ,  H01L2924/00

Abstract: While using a conventional production process, a compressive stress is exerted on a p-channel MOS field-effect transistor in the direction of the channel and a tensile stress is exerted on an n-channel field-effect transistor in the direction of the channel, thereby increasing both MOS currents. A p-channel MOS field-effect transistor, or a MOS semiconductor device in which elements are isolated by a trench element isolation region, has a length of source/drain region along the channel of 1 microm or less and a length of a gate of 0.2 microm or less. An n-channel MOS field-effect transistor, or such a MOS semiconductor device has a structure in which the face of the source/drain regions parallel to the width of the gate is in contact with an element isolation film where a silicon nitride film is inserted, and the face of the source/drain regions parallel to the length of the gate is in contact with an element isolation film composed of only a silicon oxide film.

Abstract translation: 在使用传统的制造方法的同时，在通道的方向上对p沟道MOS场效应晶体管施加压缩应力，并且在沟道方向上对n沟道场效应晶体管施加拉伸应力， 从而增加两个MOS电流。 其中元件被沟槽元件隔离区隔离的p沟道MOS场效应晶体管或MOS半导体器件具有沿着沟道的源极/漏极区的长度为1微米或更小，栅极的长度为 0.2 microm以下。 n沟道MOS场效应晶体管或这种MOS半导体器件具有这样的结构，其中平行于栅极宽度的源极/漏极区的面与氮化硅膜的元件隔离膜接触 并且与栅极的长度平行的源极/漏极区域的面与仅由氧化硅膜构成的元件隔离膜接触。

公开(公告)号：WO2011108508A1

公开(公告)日：2011-09-09

申请号：PCT/JP2011/054563

申请日：2011-03-01

Applicant: 日本電気株式会社 ,  藤方 潤一 ,  西藤 哲史 ,  牛田 淳 ,  戸田 昭夫

Inventor： 藤方　潤一 ,  西藤　哲史 ,  牛田　淳 ,  戸田　昭夫

IPC: G02F1/025 ,  G02B6/12

CPC classification number: G02F1/035 ,  G02F1/025 ,  H01L21/02

Abstract: 　小型化及び省電力化し、かつ導波路との接続を容易に行うことができる、光変調器とその製造方法を提供する。本発明の光変調器は、リブ形状部を有し、第１導電型を呈するようにドープ処理された半導体層（８）と、第１導電型の半導体層（８）に積層された誘電体層（１１）と、誘電体層（１１）に積層され、誘電体層（１１）とは反対側の幅が、リブ形状部の幅よりも大きい、第２導電型を呈するようにドープ処理された半導体層（９）とを少なくとも有する。

Abstract translation: 提供一种能够容易地连接到波导并且能够小型化并节省功率的光调制器装置。 还提供了一种制造光调制器件的方法。 光调制装置至少包括：半导体层（8），其具有肋状部分并被掺杂以呈现出第一导电类型; 层叠在第一导电型半导体层（8）上的电介质层（11）。 以及掺杂以显示第二导电类型的半导体层（9），并且层叠在电介质层（11）上，使得与电介质层（11）相对的宽度大于肋状部分的宽度。

公开(公告)号：WO2008050775A1

公开(公告)日：2008-05-02

申请号：PCT/JP2007/070666

申请日：2007-10-23

Applicant: 日本電気株式会社 ,  寺井 真之 ,  藤枝 信次 ,  戸田 昭夫

Inventor： 寺井 真之 ,  藤枝 信次 ,  戸田 昭夫

IPC: H01L21/8247 ,  H01L27/115 ,  H01L29/788 ,  H01L29/792

CPC classification number: H01L21/28282 ,  H01L27/11565 ,  H01L27/11568 ,  H01L29/42344 ,  H01L29/42348 ,  H01L29/42352 ,  H01L29/66833 ,  H01L29/7923 ,  H01L29/7926

Abstract: チャネルは基板の凹部又は凸部に形成され、ゲート絶縁膜はチャネルに沿って第１乃至第３の絶縁領域を有するように形成されている。第１、第３の絶縁領域のゲート絶縁膜は、基板主面とは異なる面上に形成され、電荷トラップを含まない第１のゲート絶縁膜と、電荷トラップを含む電荷蓄積膜と、電荷トラップを含まない第２のゲート絶縁膜とを有する。中間の第２の絶縁領域のゲート絶縁膜は、基板主面と平行な面上に形成され、電荷トラップを含まない第３のゲート絶縁膜のみによって構成される。

Abstract translation: 沟道形成在基板的凹部或突起中，并且栅极绝缘膜形成为沿着沟道具有第一至第三绝缘区域。 第一绝缘区域和第三绝缘区域的栅极绝缘膜形成在与基板主面不同的面上，形成不含电荷陷阱的第一栅极绝缘膜，含有电荷阱的电荷存储膜和第二栅极绝缘膜 不含电荷陷阱。 中间第二绝缘区域的栅极绝缘膜形成在与基板主面平行的面上，仅由不含电荷陷阱的第三栅极绝缘膜构成。

公开(公告)号：WO2013146144A1

公开(公告)日：2013-10-03

申请号：PCT/JP2013/056130

申请日：2013-03-06

Applicant: 日本電気株式会社 ,  戸田 昭夫 ,  深津 公良 ,  弓削 亮太 ,  藤枝 信次

Inventor： 戸田　昭夫 ,  深津　公良 ,  弓削　亮太 ,  藤枝　信次

IPC: H01M4/587 ,  C01B31/04 ,  H01M4/36

CPC classification number: H01M4/133 ,  C01B32/20 ,  H01M4/36 ,  H01M4/587 ,  H01M10/0525 ,  H01M2004/021 ,  H01M2004/027

Abstract: 　本発明は、六方晶グラファイトと、菱面体晶グラファイトを含有し、表面には低結晶性炭素被覆膜を有する黒鉛からなり、さらに、ＤＴＡ測定において、６００℃以下と、６９０℃以上に発熱ピークを有するか、ＸＲＤ測定において、前記六方晶グラファイトの（１０１）ピークの半値幅が０．２５７５°以下であるか、ＸＲＤ測定において、六方晶グラファイトの（１０１）面の格子歪と前記六方晶グラファイトの（１００）面の格子歪の差の絶対値が７．１×１０ －４ 以下である二次電池用負極材料に関する。

Abstract translation: 二次电池用负极材料技术领域本发明涉及一种二次电池用负极材料，其包含含有六方晶系石墨和菱面体结晶石墨的石墨，其表面具有低结晶性碳涂层，此外，在600℃下存在放热峰 ℃以下，DTA测定为690℃以上，XRD测定时的六方晶石墨的（101）峰的半峰全宽为0.2575°以下，晶格间的差绝对值 六方晶系石墨的（101）面的应变和六方晶系石墨的（100）面的晶格应变在XRD测定中为7.1×10 -4以下。

公开(公告)号：WO2010098248A1

公开(公告)日：2010-09-02

申请号：PCT/JP2010/052430

申请日：2010-02-18

Applicant: 日本電気株式会社 ,  藤方 潤一 ,  牛田 淳 ,  戸田 昭夫 ,  西藤 哲史

Inventor： 藤方　潤一 ,  牛田　淳 ,  戸田　昭夫 ,  西藤　哲史

IPC: G02F1/025

CPC classification number: G02F1/025

Abstract: 　下部クラッド層（１０２）と、下部クラッド層（１０２）の上に形成され、コア（１０４）およびコア（１０４）の両脇に配置されてコアに接続するスラブ領域（１０５）とを備えて第１導電型のシリコンから一体に形成された第１シリコン層（１０３）と、コア（１０４）の上面に形成された凹部（１０４ａ）と、凹部（１０４ａ）の内部に誘電体層（１０８）を介して凹部（１０４ａ）の内部を充填するように形成された第２導電型の第２シリコン層（１０９）とを備える。

Abstract translation: 这些部件是下包层（102），第一硅层（103），其形成在下包层（102）上，作为由第一导电类型的硅制成的单体，并且具有板区域（105），该区域 设置在芯部（104）上并且在芯部（104）的两侧并且连接到芯部，形成在芯部（104）的顶表面中的凹部（104a）和第二硅层（ 109a），其形成在凹部（104a）的内部，并具有用于填充凹部（104a）的内部的中间介电层（108）。