公开(公告)号：WO2021111062A1

公开(公告)日：2021-06-10

申请号：PCT/FR2020/052171

申请日：2020-11-25

Applicant: SOITEC

Inventor： KIM, Young-Pil ,  DELPRAT, Daniel ,  CAPELLO, Luciana ,  BERTRAND, Isabelle ,  ALLIBERT, Frédéric

IPC: H01L21/762

Abstract: L'invention concerne un substrat de manipulation (100) pour structure composite comprenant : un substrat de base (12) constitué d'une couche épitaxiale (2) de silicium sur une tranche (1) de silicium monocristallin obtenue par tirage Czochralski, ayant une résistivité comprise entre 10 et 500 ohm.cm, ladite couche épitaxiale (2) de silicium présentant une résistivité supérieure à 2000 ohm.cm et une épaisseur allant de 2 à 100 microns, une couche (3) de passivation sur et en contact avec la couche épitaxiale (2) de silicium, ladite couche (3) de passivation étant amorphe ou polycristalline, -une couche (4) de piégeage de charge sur et en contact avec la couche (3) de passivation. L'invention concerne également un procédé de formation d'un tel substrat.

公开(公告)号：WO2014026996A1

公开(公告)日：2014-02-20

申请号：PCT/EP2013/066930

申请日：2013-08-13

Applicant: SOITEC ,  COMMISSARIAT A L'ENERGIE ATOMIQUE ET AUX ENERGIES ALTERNATIVES

Inventor： ALLIBERT, Frédéric ,  VINET, Maud

IPC: H01L27/02 ,  H01L27/085 ,  H01L27/12

CPC classification number: H01L29/0696 ,  G06F17/5081 ,  H01L21/823412 ,  H01L27/0207 ,  H01L27/085 ,  H01L27/11 ,  H01L27/1203

Abstract: The present invention relates to a pair of transistors wherein each transistor of said transistor pair is made of several sub-transistors, and each sub-transistor of a transistor has a sub-transistor channel length and has a sub-transistor channel width, said sub-transistor channel length being substantially equal to the transistor channel length, and said sub-transistor channel width being smaller than the transistor channel width, so that the sum of the sub-transistor channel widths of the sub-transistors of a transistor is substantially equal to the channel width of said transistor, wherein each sub-transistor (43) of a transistor of said transistor pair is spaced apart from at least one adjoining sub-transistor (44) of the other transistor of said transistor pair by a distance D less than half the transistor channel width, said distance D between two sub-transistors (43, 44) being measured between the respective center of the channels of said sub-transistors.

Abstract translation: 本发明涉及一对晶体管，其中所述晶体管对的每个晶体管由多个子晶体管构成，并且晶体管的每个子晶体管具有子晶体管沟道长度并具有子晶体管沟道宽度，所述子晶体管 晶体管沟道长度基本上等于晶体管沟道长度，并且所述子晶体管沟道宽度小于晶体管沟道宽度，使得晶体管的子晶体管的子晶体管沟道宽度之和基本相等 所述晶体管对的晶体管的每个子晶体管（43）与所述晶体管对的另一个晶体管的至少一个相邻的子晶体管（44）间隔开距离D较小 超过晶体管沟道宽度的一半，则在所述子晶体管的沟道的相应中心之间测量两个子晶体管（43,44）之间的所述距离D.

公开(公告)号：WO2022008809A1

公开(公告)日：2022-01-13

申请号：PCT/FR2021/051023

申请日：2021-06-08

Applicant: SOITEC ,  COMMISSARIAT A L'ENERGIE ATOMIQUE ET AUX ENERGIES ALTERNATIVES

Inventor： ALLIBERT, Frédéric ,  LANDRU, Didier ,  KONONCHUK, Oleg ,  GUIOT, Eric ,  GAUDIN, Gweltaz ,  WIDIEZ, Julie ,  FOURNEL, Franck

IPC: H01L21/18

Abstract: L'invention concerne une structure semi-conductrice (100) comprenant une couche utile (10) en matériau semi-conducteur monocristallin, s'étendant selon un plan principal (x,y), un substrat support (30) en matériau semi-conducteur, et une zone d'interface (20) entre la couche utile (10) et le substrat support (30), s'étendant parallèlement au plan principal (x,y), la structure (100) étant remarquable en ce que la zone d'interface (20) comporte des nodules (21) : - conducteurs électriques, comprenant un matériau métallique formant un contact ohmique avec la couche utile (10) et avec le substrat support (30), - présentant une épaisseur, selon un axe (z) normal au plan principal (x,y), inférieure ou égale à 30nm, - disjoints ou accolés, les nodules (21) disjoints étant séparés les uns des autres par des régions de contact direct (22) entre la couche utile (10) et le substrat support (30). L'invention concerne également un procédé de fabrication de ladite structure (100).

公开(公告)号：WO2013108107A1

公开(公告)日：2013-07-25

申请号：PCT/IB2013/000044

申请日：2013-01-15

Applicant: SOITEC

Inventor： ALLIBERT, Frédéric

IPC: G01N27/04

CPC classification number: G01N27/041 ,  G01R31/2831

Abstract: The invention relates to a method for testing a semiconductor substrate (1) for radiofrequency applications, characterized in that the electrical resistivity profile of said substrate as a function of depth, is measured and, using said profile, a criterion is calculated, defined by the formula (I): where D is the integration depth, σ(x) is the electrical conductivity measured at a depth x in the substrate, and L is a characteristic attenuation length of the electric field in the substrate. The invention also relates to a method for selecting a semiconductor substrate (1) for radiofrequency applications and to a device for implementing said methods.

Abstract translation: 本发明涉及一种用于射频应用的半导体衬底（1）的测试方法，其特征在于，测量作为深度的函数的所述衬底的电阻率分布，并且使用所述简档来计算由 公式（I）：其中D是积分深度，σ（x）是在衬底中在深度x处测量的电导率，L是衬底中电场的特征衰减长度。 本发明还涉及用于选择用于射频应用的半导体衬底（1）和用于实现所述方法的设备的方法。

公开(公告)号：WO2020008116A1

公开(公告)日：2020-01-09

申请号：PCT/FR2018/051683

申请日：2018-07-05

Applicant: SOITEC

Inventor： VEYTIZOU, Christelle ,  REYNAUD, Patrick ,  KONONCHUK, Oleg ,  ALLIBERT, Frédéric

IPC: H01L21/762 ,  H01L21/322

Abstract: L'invention porte sur un substrat (1) pour des applications dans les domaines de l'électronique et de la microélectronique radiofréquence comprenant un substrat de base (3); une unique couche de carbone (2) disposée sur et directement en contact avec le substrat de base (3), la couche de carbone (2) présentant une épaisseur strictement comprise entre lnm et 5nm; une couche d' isolant électrique (4) disposée sur la couche de carbone (2); une couche de dispositifs (5) disposée sur la couche d'isolant (4). L' invention porte également sur un procédé de fabrication de ce substrat.

公开(公告)号：WO2019186011A1

公开(公告)日：2019-10-03

申请号：PCT/FR2019/050540

申请日：2019-03-13

Applicant: SOITEC

Inventor： ALLIBERT, Frédéric ,  VEYTIZOU, Christelle

IPC: H01L41/43 ,  H01L41/08 ,  H01L41/319 ,  H03H3/007 ,  H03H9/72

Abstract: L'invention concerne une structure hybride (10) pour dispositif à ondes acoustiques de surface comprenant une couche utile (1) de matériau piézoélectrique assemblée à un substrat support (2) présentant un coefficient de dilatation thermique inférieur à celui de la couche utile (1), et une couche intermédiaire (3) située entre la couche utile (1) et le substrat support (2). La couche intermédiaire est une couche composite frittée (3), formée à partir de poudres d'au moins un premier matériau et un deuxième matériau différent du premier.

公开(公告)号：WO2018069067A1

公开(公告)日：2018-04-19

申请号：PCT/EP2017/074823

申请日：2017-09-29

Applicant: SOITEC

Inventor： ALLIBERT, Frédéric

IPC: H01L21/3105 ,  H01L21/762

Abstract: The present invention relates to a method for dissolving a buried oxide in a silicon-on-insulator wafer, comprising providing a silicon-on-insulator wafer (100, 300, 400, 500) having a silicon layer (101, 301, 401, 501) attached to a carrier substrate (103, 303, 403, 503) via a buried oxide layer (102, 302, 402, 502), and annealing said silicon-on-insulation wafer (100, 300, 400, 500) to at least partially dissolve the buried oxide layer (102, 302, 402, 502). The inventive method further comprises a step of providing an oxygen scavenging layer (104, 304, 404, 504) on or over the silicon layer (101, 301, 401, 501) before the annealing step.

Abstract translation: 本发明涉及一种用于溶解绝缘体上硅晶片中的埋入氧化物的方法，该方法包括提供具有硅的绝缘体上硅晶片（100,300,400,500） 通过掩埋氧化物层（102,302,402,502）连接到载体衬底（103,303,403,503）的层（101,301,401,501），并且将所述绝缘体上硅晶片 ，300,400,500）以至少部分地溶解埋入氧化物层（102,302,402,502）。 本发明的方法还包括在退火步骤之前在硅层（101,301,401,501）上或上方提供除氧层（104,304,404,504）的步骤。

公开(公告)号：WO2023057700A1

公开(公告)日：2023-04-13

申请号：PCT/FR2022/051774

申请日：2022-09-21

Applicant: SOITEC

Inventor： BIARD, Hugo ,  RADU, Ionut ,  ALLIBERT, Frédéric

IPC: H01L21/18 ,  H01L21/02 ,  H01L21/762 ,  H01L21/187

Abstract: L'invention concerne un procédé de fabrication d'une structure composite comprenant une couche mince en carbure de silicium monocristallin disposée sur un substrat support en carbure de silicium poly-cristallin, le procédé comprenant : a) une étape de fourniture d'un substrat initial en carbure de silicium monocristallin, présentant une face avant et une face arrière, et d'un substrat support en carbure de silicium poly- cristallin présentant une face avant et une face arrière, b) une étape de porosification appliquée au substrat initial, pour former une couche poreuse au moins du côté de la face avant du substrat initial, c) une étape de formation d'une couche superficielle en carbure de silicium amorphe, sur la face avant du substrat support et/ou sur la couche poreuse, d) une étape d'assemblage du substrat initial et du substrat support au niveau de leurs faces avant respectives, menant à l'obtention d'une première structure intermédiaire, e) une étape de traitement thermique appliqué à la première structure intermédiaire, à une température supérieure à 900°C, pour cristalliser la couche superficielle, au moins en partie sous forme de carbure de silicium monocristallin, à partir d'une interface de contact avec la couche poreuse, pour former la couche mince, l'étape e) menant à l'obtention d'une deuxième structure intermédiaire, f) une étape de séparation dans la couche poreuse de la deuxième structure intermédiaire, pour obtenir d'une part la structure composite et d'autre part le reste du substrat initial.

公开(公告)号：WO2022003262A1

公开(公告)日：2022-01-06

申请号：PCT/FR2021/050560

申请日：2021-03-30

Applicant: SOITEC

Inventor： BERTRAND, Isabelle ,  ALLIBERT, Frédéric ,  BOUVEYRON, Romain ,  SCHWARZENBACH, Walter

IPC: H01L21/322 ,  H01L21/762 ,  H01L21/324 ,  H01L21/02002 ,  H01L21/3225 ,  H01L21/3226 ,  H01L21/3247 ,  H01L21/76254

Abstract: L'invention concerne un substrat support (10) en silicium monocristallin, présentant une face avant (10a) et une face arrière (10b) et comprenant : - une région superficielle (1) allant de la face avant (10a) jusqu'à une profondeur comprise entre 800nm et 2 microns, présentant moins de 10 particules d'origine cristalline (COP) détectées par une inspection de surface basée sur la microscopie par réflexion en champ sombre, - une région supérieure (2) s'étendant de la face avant (10a) jusqu'à une profondeur comprise entre quelques microns et 40 microns, présentant une teneur en oxygène interstitiel (Oi) inférieure ou égale à 7,5E17 Oi/cm3 et une résistivité supérieure à 500 ohm.cm, et - une région inférieure (3) s'étendant entre la région supérieure (2) et la face arrière (10b), présentant une concentration en micro-défauts (BMD) supérieure ou égale à 1E8/cm3. L'invention concerne également un procédé de fabrication d'un tel substrat support (10).

公开(公告)号：WO2021234277A1

公开(公告)日：2021-11-25

申请号：PCT/FR2021/050870

申请日：2021-05-18

Applicant: SOITEC

Inventor： BERTRAND, Isabelle ,  SCHWARZENBACH, Walter ,  ALLIBERT, Frédéric

IPC: H01L21/762 ,  H01L21/02

Abstract: L'invention concerne un procédé de fabrication d'un substrat de type semi-conducteur sur isolant pour applications radiofréquences, comprenant les étapes suivantes : - formation d'un substrat donneur (1) par croissance épitaxiale d'une couche semi-conductrice (101) non dopée sur un substrat germe (100) semi-conducteur dopé de type P, - formation d'une couche électriquement isolante (10) sur la couche semi-conductrice épitaxiale non dopée (101), - implantation d'espèces ioniques au travers de ladite couche électriquement isolante (10), de sorte à former dans la couche semi-conductrice (101) épitaxiale non dopée une zone de fragilisation (11) délimitant une couche mince (12) semi-conductrice à transférer, - fourniture d'un substrat support (2) semi-conducteur présentant une résistivité électrique supérieure ou égale à 500 Ω.cm, - collage du substrat donneur (1) sur le substrat support (2) par l'intermédiaire de la couche électriquement isolante (10), - détachement du substrat donneur (1) le long de la zone de fragilisation (11) de sorte à transférer la couche mince (12) semi-conductrice du substrat donneur (1) sur le substrat support (2).