公开(公告)号：WO2018137937A1

公开(公告)日：2018-08-02

申请号：PCT/EP2018/050677

申请日：2018-01-11

Applicant: SOITEC

Inventor： REYNAUD, Parick ,  BROEKAART, Marcel ,  ALLIBERT, Frédéric ,  VEYTIZOU, Christelle ,  CAPELLO, Luciana ,  BERTRAND, Isabelle

IPC: H01L21/02 ,  H01L29/06 ,  H01L21/762

Abstract: The invention relates to a support (1) for a semiconductor structure, comprising a base substrate (3), a first silicon dioxide insulating layer (2a) positioned on the base substrate (3) and having a thickness greater than 20 nm, and a charge trapping layer (2) having a resistivity higher than 1000 ohm.cm and a thickness greater than 5 microns positioned on the first insulating layer (2a).

公开(公告)号：WO2012066021A1

公开(公告)日：2012-05-24

申请号：PCT/EP2011/070220

申请日：2011-11-16

Applicant: SOITEC ,  LANDRU, Didier ,  CAPELLO, Luciana ,  DESBONNETS, Eric ,  FIGUET, Christophe ,  KONONCHUK, Oleg

Inventor： LANDRU, Didier ,  CAPELLO, Luciana ,  DESBONNETS, Eric ,  FIGUET, Christophe ,  KONONCHUK, Oleg

IPC: H01L21/20 ,  H01L21/762

CPC classification number: H05K1/18 ,  H01L21/76251 ,  H01L21/76254

Abstract: The invention relates to an electronic device for radio frequency or power applications, comprising a semiconductor layer supporting electronic components on a support substrate, wherein the support substrate(1) comprises a base layer (12) having a thermal conductivity of at least 30 W/m K and a superficial layer (13, 4) having a thickness of at least 5 µm, said superficial layer (13, 14) having an electrical resistivity of at least 3000 Ohm.cm and a thermal conductivity of at least 30 W/m K. The invention also relates to two processes for manufacturing such a device.

Abstract translation: 本发明涉及一种用于射频或电力应用的电子设备，包括：支撑基板上的电子部件的半导体层，其中所述支撑基板（1）包括具有至少30W / m K和厚度至少为5μm的表层（13,4），所述表面层（13,14）的电阻率至少为3000欧姆·厘米，导热率为至少30瓦/米 本发明还涉及制造这种装置的两个方法。

公开(公告)号：WO2016198298A1

公开(公告)日：2016-12-15

申请号：PCT/EP2016/062334

申请日：2016-06-01

Applicant: SOITEC

Inventor： BROEKAART, Marcel ,  CAPELLO, Luciana ,  BERTRAND, Isabelle ,  COLOMBET, Norbert

IPC: H01L21/324 ,  H01L21/322 ,  H01L21/762

CPC classification number: H01L21/324 ,  H01L21/2686 ,  H01L21/3226 ,  H01L21/67115 ,  H01L21/76251 ,  H01L21/76254 ,  H01L21/84 ,  H01L22/14 ,  H01L29/1079

Abstract: The invention relates to a process for the manufacture of a semiconductor element, the process comprising a stage of rapid heat treatment of a substrate comprising a charge- trapping layer which is capable of damaging an RF characteristic of the substrate. According to the invention, the rapid heat treatment stage is followed by a healing heat treatment of the substrate between 700°C and 1100°C, for a period of time of at least 15 seconds.

Abstract translation: 本发明涉及一种用于制造半导体元件的方法，该方法包括快速热处理基片的步骤，该基片包括能够损害基片的RF特性的电荷俘获层。 根据本发明，快速热处理阶段之后，在700℃至1100℃之间对衬底进行愈合热处理，持续至少15秒的时间。

公开(公告)号：WO2015145238A1

公开(公告)日：2015-10-01

申请号：PCT/IB2015/000382

申请日：2015-03-19

Applicant: SOITEC

Inventor： CAPELLO, Luciana ,  BROEKAART, Marcel

IPC: H01L21/683

CPC classification number: H01L21/6835 ,  H01L2221/6835 ,  H01L2221/68363 ,  H01L2221/68368 ,  H01L2221/68381

Abstract: L'invention concerne un procédé de transfert d'une couche active (2) sur un substrat final (3) à l'aide d'un substrat temporaire (1), le procédé comprenant les étapes suivantes : - une première étape (E1) d'assemblage d'une première face (2a) de la couche active (2) sur le substrat temporaire (1), selon une première interface de collage (II) possédant une première énergie de collage et une force d'adhésion (Fa1) entre le substrat temporaire (1) et la couche active (2); - une deuxième étape (E2) d'assemblage d'une deuxième face (2b) de la couche active (2) sur le substrat final (3), selon une deuxième interface de collage (12) possédant une deuxième énergie de collage; - une troisième étape (E3) consistant à générer une contrainte en cisaillement, la contrainte en cisaillement s'exerçant, d'une part, au niveau de la première interface de collage (I1) selon une première force de cisaillement (Fc1) appliquée par le substrat temporaire (1), et d'autre part, au niveau de la deuxième interface de collage (I2) selon une deuxième force de cisaillement (Fc2) appliquée par le substrat final (3); caractérisé en ce qu'une onde de séparation est initiée entre la couche active (2) et le substrat temporaire (1) lorsque la deuxième énergie de collage est supérieure à la première énergie de collage, et la première force de cisaillement (Fc1) est supérieure à la force d'adhésion (Fa1).

Abstract translation: 本发明涉及一种通过临时衬底（1）将活性层（2）转移到最终衬底（3）上的方法，所述方法包括以下步骤：第一步（E1），其安装第一表面 沿着具有第一接合能量的第一接合界面（II）和临时衬底（1）和有源层（2）之间的粘合力（Fa1）的第一接合界面（II），将有源层（2） ）; 沿着具有第二结合能的第二接合界面（12）将活性层（2）的第二表面（2b）安装到最终基底（3）上的第二步骤（E2） 产生剪切力的第三步骤（E3），所述剪切应力根据由所述临时衬底（1）施加的第一剪切应力（Fc1）和所述第二接合界面（I1）施加在所述第一接合界面（I1） I2）根据由最终衬底（3）施加的第二剪切应力（Fc2），其特征在于当第二结合能大于有效层（2）和暂时衬底（1）时，起始于分离波 第一结合能和第一剪切应力（Fc1）大于粘合力（Fa1）。

公开(公告)号：WO2022180321A1

公开(公告)日：2022-09-01

申请号：PCT/FR2022/050260

申请日：2022-02-14

Applicant: SOITEC

Inventor： HUYET, Isabelle ,  CAPELLO, Luciana

IPC: H01L21/02 ,  H01L21/762

Abstract: L'invention porte sur un procédé de préparation du résidu (1') d'un substrat donneur, le résidu (1') comprenant, sur une zone périphérique (13) d'une face principale (10), une couronne périphérique. Le procédé comprend : une première étape d'enlèvement d'une partie au moins de la couronne périphérique; une deuxième étape de traitement de la face principale (10) du résidu (1') visant à éliminer une couche superficielle; une troisième étape de rectification, postérieure à la deuxième étape, de la zone périphérique (13) de la face principale (10) du résidu (1'), la troisième étape de rectification visant à réduire l'élévation de la zone périphérique (13).

公开(公告)号：WO2021111062A1

公开(公告)日：2021-06-10

申请号：PCT/FR2020/052171

申请日：2020-11-25

Applicant: SOITEC

Inventor： KIM, Young-Pil ,  DELPRAT, Daniel ,  CAPELLO, Luciana ,  BERTRAND, Isabelle ,  ALLIBERT, Frédéric

IPC: H01L21/762

Abstract: L'invention concerne un substrat de manipulation (100) pour structure composite comprenant : un substrat de base (12) constitué d'une couche épitaxiale (2) de silicium sur une tranche (1) de silicium monocristallin obtenue par tirage Czochralski, ayant une résistivité comprise entre 10 et 500 ohm.cm, ladite couche épitaxiale (2) de silicium présentant une résistivité supérieure à 2000 ohm.cm et une épaisseur allant de 2 à 100 microns, une couche (3) de passivation sur et en contact avec la couche épitaxiale (2) de silicium, ladite couche (3) de passivation étant amorphe ou polycristalline, -une couche (4) de piégeage de charge sur et en contact avec la couche (3) de passivation. L'invention concerne également un procédé de formation d'un tel substrat.