公开(公告)号：WO2017016233A1

公开(公告)日：2017-02-02

申请号：PCT/CN2016/078071

申请日：2016-03-31

Applicant: 成都腾悦科技有限公司

Inventor： 周海林

IPC: G06F7/57

CPC classification number: G06F7/57

Abstract: 一种可变浮点数据微处理器，浮点数由符号域、阶码域、尾数域组成，在程序使用自定义浮点数时需要配置：自定义浮点配置寄存器0，自定义浮点配置寄存器1，自定义浮点配置寄存器2，自定义浮点配置寄存器3；自定义浮点数的组成顺序就是自定义浮点配置寄存器配置组成顺序，自定义浮点数组成顺序：自定义浮点配置寄存器3，自定义浮点配置寄存器2，自定义浮点配置寄存器1，自定义浮点配置寄存器0；尾数域长度加阶码域长度加符号域长度等于浮点数据长度，否则产生异常。该微处理器在计算过程中可以改变浮点数中符号位、指数位和尾数位的顺序和长度，还有浮点数的宽度，可移植性好，而且可以表示更高精度的浮点数据，安全性也更高。

公开(公告)号：WO2015188299A1

公开(公告)日：2015-12-17

申请号：PCT/CN2014/079453

申请日：2014-06-09

Applicant: 华为技术有限公司

Inventor： 柯亮 ,  李怀洲 ,  王玉虎

IPC: G06F9/445

CPC classification number: G06F17/30463 ,  G06F7/57 ,  G06F17/30486

Abstract: 提供一种数据处理方法及装置。其中，数据处理包括：根据数据库执行计划，确定当前空闲可编程内存对应的分区数目；根据所述分区数目，对所述当前空闲可编程内存进行分区，获得对应所述分区数目的可编程内存分区；利用所述可编程内存分区执行所述数据库执行计划对应的关系代数逻辑运算。能够提高数据处理效率。

公开(公告)号：WO2013095629A1

公开(公告)日：2013-06-27

申请号：PCT/US2011/067165

申请日：2011-12-23

Applicant: INTEL CORPORATION ,  WOLRICH, Gilbert M. ,  YAP, Kirk S. ,  GUILFORD, James D. ,  OZTURK, Erdinc ,  GOPAL, Vinodh ,  FEGHALI, Wajdi K. ,  GULLEY, Sean M. ,  DIXON, Martin G.

Inventor： WOLRICH, Gilbert M. ,  YAP, Kirk S. ,  GUILFORD, James D. ,  OZTURK, Erdinc ,  GOPAL, Vinodh ,  FEGHALI, Wajdi K. ,  GULLEY, Sean M. ,  DIXON, Martin G.

IPC: G06F9/30 ,  G06F9/302

CPC classification number: G06F9/3016 ,  G06F7/525 ,  G06F7/57 ,  G06F9/3001 ,  G06F9/30036 ,  G06F9/3893

Abstract: An apparatus is described that includes a semiconductor chip having an instruction execution pipeline having one or more execution units with respective logic circuitry to: a) execute a first instruction that multiplies a first input operand and a second input operand and presents a lower portion of the result, where, the first and second input operands are respective elements of first and second input vectors; b) execute a second instruction that multiplies a first input operand and a second input operand and presents an upper portion of the result, where, the first and second input operands are respective elements of first and second input vectors; and, c) execute an add instruction where a carry term of the add instruction's adding is recorded in a mask register.

Abstract translation: 描述了一种装置，其包括具有指令执行流水线的半导体芯片，该指令执行流水线具有一个或多个具有相应逻辑电路的执行单元，以便：a）执行将第一输入操作数与第二输入操作数相乘并且呈现下一部分的第一指令 其中，第一和第二输入操作数是第一和第二输入向量的相应元素; b）执行第二指令，其将第一输入操作数和第二输入操作数相乘并呈现结果的上部，其中第一和第二输入操作数是第一和第二输入向量的相应元素; 以及c）执行加法指令，其中加法指令的相加的进位项被记录在掩码寄存器中。

公开(公告)号：WO2013095463A1

公开(公告)日：2013-06-27

申请号：PCT/US2011/066628

申请日：2011-12-21

Applicant: INTEL CORPORATION ,  PINEIRO, Jose-Alejandro ,  RUBANOVICH, Simon ,  EITAN, Benny ,  GRADSTEIN, Amit ,  FLETCHER, Thomas D.

Inventor： PINEIRO, Jose-Alejandro ,  RUBANOVICH, Simon ,  EITAN, Benny ,  GRADSTEIN, Amit ,  FLETCHER, Thomas D.

IPC: G06F1/02 ,  G06F7/00 ,  G06F9/30

CPC classification number: G06F7/57 ,  G06F1/02 ,  G06F1/03 ,  G06F1/0356 ,  G06F7/544 ,  G06F7/552 ,  G06F9/30014 ,  G06F9/3832 ,  G06F2101/08 ,  G06F2101/10 ,  G06F2101/12 ,  G06F2207/5521

Abstract: A math circuit for computing an estimate of a transcendental function is described. A lookup table storage circuit has stored therein several groups of binary values, where each group of values represents a respective coefficient of a first polynomial that estimates the function to a high precision. A first computing circuit uses a binary value from each group of values, to evaluate the first polynomial. A second computing circuit uses a portion of a binary value, that is also taken from one of the groups of values, to evaluate a second polynomial that estimates the function to a low precision. Other embodiments are also described and claimed.

Abstract translation: 描述了一种用于计算超验函数估计的数学电路。 查找表存储电路中存储有几组二进制值，其中每组值表示将功能估计为高精度的第一多项式的相应系数。 第一计算电路使用来自每组值的二进制值来评估第一多项式。 第二计算电路使用二进制值的一部分，其也取自值组中的一组，以评估将功能估计为低精度的第二多项式。 还描述和要求保护其他实施例。

公开(公告)号：WO2003021423A2

公开(公告)日：2003-03-13

申请号：PCT/US2002/027970

申请日：2002-09-04

Applicant: MICROUNITY SYSTEMS ENGINEERING, INC.

Inventor： HANSEN, Craig ,  BATEMAN, Bruce ,  MOUSSOURIS, John

IPC: G06F7/00

CPC classification number: G06F7/5338 ,  G06F7/4812 ,  G06F7/49994 ,  G06F7/57 ,  G06F7/724 ,  G06F9/30014 ,  G06F9/30036 ,  G06F17/15 ,  G06F17/16 ,  G06F2207/3812 ,  G06F2207/382 ,  G06F2207/3824 ,  G06F2207/3828

Abstract: The present invention provides a system and method for improving the performance of general-purpose processors by implementing a functional unit that computes the product of a matrix operand with a vector operand, producing a vector result. The functional unit fully utilizes the entire resources of a 128b by 128b multipliers regardsless of the operand size, as the number of elements of the matrix and vector operands increase as operand size is reduced. The unit performs both fixed-point and floating-point multiplications and additions with the highest-possible intermediate accuracy with modest resources.

Abstract translation: 本发明提供了一种用于通过实现一个功能单元来提高通用处理器的性能的系统和方法，所述功能单元使用向量操作数来计算矩阵操作数的乘积，产生向量结果。 随着操作数大小减小，矩阵和向量操作数的元素数量增加，功能单元完全利用128b乘128b乘法器的全部资源，而不考虑操作数大小。 该单元通过适度的资源执行具有最高可能的中间精度的定点和浮点乘法和补充。

公开(公告)号：WO0175587A3

公开(公告)日：2002-01-24

申请号：PCT/US0110603

申请日：2001-04-02

Applicant: INTEL CORP ,  ANALOG DEVICES INC ,  KOLAGOTLA RAVI ,  ALDRICH BRADLEY C ,  ANDERSON WILLIAM C

Inventor： KOLAGOTLA RAVI ,  ALDRICH BRADLEY C ,  ANDERSON WILLIAM C

IPC: G06F7/50 ,  G06F7/52 ,  G06F7/53 ,  G06F7/57 ,  G06F7/48

CPC classification number: G06F7/57 ,  G06F7/509 ,  G06F7/53 ,  G06F2207/382 ,  G06F2207/3828

Abstract: In one embodiment, a dual mode execution unit is described for use in a general purpose digital signal processor (DSP). The execution unit can operate as a 16X16 multiplier in one mode and an 8-bit adder tree in another mode. The adder tree structure is constructed by reutilizing pre-existing arithmetic logic units (ALUs) in the multiplier array of the multiplier architecture. The 8-bit adder tree mode is particularly useful for performing various computation intensive algorithms used in digital video processing, such as motion search and spatial interpolation algorithms.

Abstract translation: 在一个实施例中，描述了用于通用数字信号处理器（DSP）中的双模执行单元。 执行单元可以在一种模式下作为16X16乘法器工作，另一种模式可以作为8位加法器树。 加法器树结构通过在乘法器架构的乘法器阵列中重新利用预先存在的算术逻辑单元（ALU）来构造。 8位加法器树模式对于执行诸如运动搜索和空间插值算法的数字视频处理中使用的各种计算密集型算法特别有用。

公开(公告)号：WO01084297A2

公开(公告)日：2001-11-08

申请号：PCT/US2001/013817

申请日：2001-04-30

IPC: G06F7/57 ,  G06F9/38 ,  G09G5/37 ,  G06F7/00

CPC classification number: G06F7/57 ,  G06F9/30036 ,  G06F9/3885 ,  G06F9/3887 ,  G06T1/20

Abstract: A method and system for processing graphics data in a computer system are disclosed. The method and system including providing a general-purpose processor and providing a vector co-processor compled with the general-purpose processor. The general-purpose processor includes an instruction queue for holding a plurality of instructions. The vector co-processor is for processing at least a portion of the graphics data using a portion of the plurality of instructions. The vector co-processor is capable of performing a plurality of mathematical operations in parallel. The plurality of instructions is provided using software written in a general-purpose programming language.

Abstract translation: 公开了一种用于处理计算机系统中的图形数据的方法和系统。 该方法和系统包括提供通用处理器并提供与通用处理器相结合的向量协处理器。 通用处理器包括用于保持多个指令的指令队列。 矢量协处理器用于使用多个指令的一部分来处理至少一部分图形数据。 矢量协处理器能够并行地执行多个数学运算。 使用以通用编程语言编写的软件来提供多个指令。

公开(公告)号：WO1998012624A1

公开(公告)日：1998-03-26

申请号：PCT/GB1997002257

申请日：1997-08-22

Applicant: ADVANCED RISC MACHINES LIMITED

Inventor： ADVANCED RISC MACHINES LIMITED ,  JAGGAR, David, Vivian ,  GLASS, Simon, James

IPC: G06F09/30

CPC classification number: G06F7/57 ,  G06F7/49921 ,  G06F7/49994 ,  G06F7/5443 ,  G06F9/30036 ,  G06F9/30112 ,  G06F9/30134 ,  G06F9/3877

Abstract: A data processing system is provided including an arithmetic logic unit (20, 22, 24) receiving input operands from M X-bit registers to produce output data words stored within N Y-bit registers, where M/N = 3,8

Abstract translation: 提供了一种数据处理系统，包括从M×位寄存器接收输入操作数的算术逻辑单元（20,22,24），以产生存储在N个Y位寄存器内的输出数据字，其中M / N = = YX

公开(公告)号：WO2019136764A1

公开(公告)日：2019-07-18

申请号：PCT/CN2018/072678

申请日：2018-01-15

Applicant: 深圳鲲云信息科技有限公司

Inventor： 肖梦秋

IPC: G06F17/15 ,  G06N3/063

CPC classification number: G06F5/10 ,  G06F7/57 ,  G06N3/0454

Abstract: 一种卷积器（100）及其所应用的人工智能处理装置，电性连接至外部存储器，所述外部存储器存储有待处理数据及权重参数；卷积器（100）包括：参数缓存器（110）、输入缓存器、卷积运算电路（150）及输出缓存器（160）；参数缓存器（110）用于接收并输出所述权重参数；输入缓存器包括：多个相连的行缓存器，用于接收并输出待处理数据；其中，各行缓存器每输出一位数据则集合形成一列数据输出；卷积运算电路（150）用于从所述输入缓存器接收待处理数据、从参数缓存器（110）接收权重参数，据以进行卷积运算并输出卷积运算结果；输出缓存器（160）用于接收卷积运算结果并将该卷积运算结果向外部存储器输出。该方法可解决现有技术中通过软件运算实现带来的处理速度变慢，对处理器性能要求高的问题。

公开(公告)号：WO2017124645A1

公开(公告)日：2017-07-27

申请号：PCT/CN2016/078508

申请日：2016-04-06

Applicant: 北京中科寒武纪科技有限公司

Inventor： 李震 ,  刘少礼 ,  陈天石 ,  陈云霁

IPC: G06F7/57

CPC classification number: G06F7/57

Abstract: 一种浮点数处理装置，包括转换单元和运算单元，转换单元接收标准格式浮点数，并将标准格式浮点数的位宽进行压缩，生成低位宽浮点数，运算单元对低位宽浮点数进行运算，得到运算结果。该装置能根据不同的标准格式浮点数，得到不同指数位宽的低位宽浮点数，该低位宽浮点数能够满足神经网络算法、图像处理等算法的数据精度要求的同时，避免了浮点数运算功率的浪费。