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    HYBRID MEMORY DEVICES
    5.
    发明申请
    HYBRID MEMORY DEVICES 审中-公开
    混合存储设备

    公开(公告)号：WO2018067168A1

    公开(公告)日：2018-04-12

    申请号：PCT/US2016/055911

    申请日：2016-10-07

    申请人： HEWLETT-PACKARD DEVELOPMENT COMPANY, L.P.

    发明人： GE, Ning ,  SIMSKE, Steven J. ,  GEORGE, David

    IPC分类号： G11C14/00

    CPC分类号： G11C14/0045 ,  G11C13/003 ,  G11C13/004 ,  G11C13/0069 ,  G11C2213/31 ,  G11C2213/32 ,  G11C2213/34 ,  G11C2213/79 ,  H01L27/10805 ,  H01L27/1085 ,  H01L27/2436 ,  H01L45/146 ,  H01L45/147 ,  H01L45/1608

    摘要： In some examples, a hybrid memory device includes multiple memory cells, where a given memory cell of the multiple memory cells includes a volatile memory element having a plurality of layers including electrically conductive layers and a dielectric layer between the electrically conductive layers, and a non-volatile resistive memory element to store different data states represented by respective different resistances of the non-volatile resistive memory element, the non-volatile resistive memory element having a plurality of layers including electrically conductive layers and a resistive switching layer between the electrically conductive layers of the non-volatile resistive memory element.

    摘要翻译： 在一些示例中，混合存储器件包括多个存储器单元，其中多个存储器单元中的给定存储器单元包括具有多个层的易失性存储器元件，所述多个层包括导电层和介电层 所述导电层和非易失性电阻式存储器元件以存储由所述非易失性电阻式存储器元件的相应不同电阻表示的不同数据状态，所述非易失性电阻存储器元件具有包括导电层的多个层和 非易失性电阻存储元件的导电层之间的电阻切换层。

    MULTIFUNCTIONAL AND MULTI-BIT RESISTIVE STORAGE MEMORIES
    6.
    发明申请
    MULTIFUNCTIONAL AND MULTI-BIT RESISTIVE STORAGE MEMORIES 审中-公开
    多功能和多位电阻存储器

    公开(公告)号：WO2018006131A1

    公开(公告)日：2018-01-11

    申请号：PCT/AU2017/050699

    申请日：2017-07-06

    申请人： RMIT UNIVERSITY

    发明人： SRIRAM, Sharath ,  AHMED, Taimur ,  WALIA, Sumeet ,  BHASKARAN, Madhu

    IPC分类号： H01L45/00 ,  H01L27/24 ,  G11C11/56

    CPC分类号： G11C13/0069 ,  G11C11/5685 ,  G11C2013/0073 ,  G11C2013/0083 ,  G11C2013/009 ,  G11C2213/15 ,  G11C2213/31 ,  H01L27/2463 ,  H01L45/08 ,  H01L45/1233 ,  H01L45/146 ,  H01L45/1625

    摘要： A memristor device is provided, comprising a first electrode; a second electrode; a cathode metal layer disposed on a surface of the first electrode; and an active region disposed between and in electrical contact with the second electrode and the cathode metal layer, the active region comprising at least one layer of an amorphous metal oxide, wherein the amorphous metal oxide comprises doping atoms of a dopant element selected from the group consisting of aluminium, nickel, iron and chromium, and wherein when a switching voltage is applied between the first and second electrodes, the active region exhibits a resistive switching behaviour. Also provided is a method of fabricating such a memristor device.

    摘要翻译： 提供了一种忆阻器装置，其包括第一电极; 第二电极; 设置在所述第一电极的表面上的阴极金属层; 以及设置在第二电极和阴极金属层之间并与第二电极和阴极金属层电接触的有源区，有源区包括至少一层非晶金属氧化物， 由铝，镍，铁和铬组成，并且其中当在第一和第二电极之间施加开关电压时，有源区呈现出电阻切换行为。 还提供了制造这种忆阻器器件的方法。

    CONDUCTIVE BRIDGE RANDOM ACCESS MEMORY (CBRAM) DEVICES WITH ENGINEERED SIDEWALLS FOR FILAMENT LOCALIZATION
    7.
    发明申请
    CONDUCTIVE BRIDGE RANDOM ACCESS MEMORY (CBRAM) DEVICES WITH ENGINEERED SIDEWALLS FOR FILAMENT LOCALIZATION 审中-公开
    导电桥随机访问存储器（CBRAM）器件，带有工程设计的侧壁用于光纤本地化

    公开(公告)号：WO2018004625A1

    公开(公告)日：2018-01-04

    申请号：PCT/US2016/040551

    申请日：2016-06-30

    申请人： INTEL CORPORATION

    发明人： MAJHI, Prashant ,  KARPOV, Elijah V. ,  SHAH, Uday ,  PILLARISETTY, Ravi ,  MUKHERJEE, Niloy ,  BIELEFELD, Jeffery D. ,  INDUKURI, Tejaswi K. ,  CLARKE, James S.

    IPC分类号： H01L45/00

    CPC分类号： H01L45/00 ,  H01L27/2436 ,  H01L27/2463 ,  H01L45/085 ,  H01L45/1233 ,  H01L45/144 ,  H01L45/146 ,  H01L45/16

    摘要： Approaches for fabricating conductive bridge random access memory (CBRAM) devices with engineered sidewalls for filament localization, and the resulting structures and devices, are described. In an example, a conductive bridge random access memory (CBRAM) device includes a conductive interconnect disposed in an inter-layer dielectric (ILD) layer disposed above a substrate. The CBRAM device also includes a CBRAM element disposed on the conductive interconnect. The CBRAM element includes a first electrode layer disposed on the uppermost surface of the conductive interconnect. A resistance switching layer is disposed on the first electrode layer. The resistance switching layer includes an electrolyte material having doped regions at outermost ends of the electrolyte material but not in a central portion of the electrolyte material. A metal ion source layer is disposed on the resistance switching layer. A second electrode layer is disposed on the metal ion source layer.

    摘要翻译： 描述了用于制造具有用于灯丝定位的工程侧壁的导电桥随机存取存储器（CBRAM）器件以及所得到的结构和器件的方法。 在一个示例中，导电桥随机存取存储器（CBRAM）器件包括设置在设置在衬底上方的层间电介质（ILD）层中的导电互连。 CBRAM器件还包括布置在导电互连上的CBRAM元件。 CBRAM元件包括设置在导电互连的最上表面上的第一电极层。 电阻切换层设置在第一电极层上。 电阻切换层包括电解质材料，该电解质材料在电解质材料的最外端具有掺杂区域，但不在电解质材料的中心部分。 金属离子源层设置在电阻切换层上。 第二电极层设置在金属离子源层上。

    MULTI-LAYER RESISTIVE MEMORY DEVICES
    8.
    发明申请
    MULTI-LAYER RESISTIVE MEMORY DEVICES 审中-公开
    多层电阻存储器件

    公开(公告)号：WO2017189088A1

    公开(公告)日：2017-11-02

    申请号：PCT/US2017/020076

    申请日：2017-03-01

    申请人： WESTERN DIGITAL TECHNOLOGIES INC.

    发明人： BEDAU, Daniel

    IPC分类号： G11C13/00

    CPC分类号： H01L27/249 ,  G11C13/0007 ,  G11C13/0026 ,  G11C13/0028 ,  G11C13/003 ,  G11C13/004 ,  G11C2213/53 ,  G11C2213/71 ,  G11C2213/75 ,  H01L27/2463 ,  H01L27/2481 ,  H01L45/04 ,  H01L45/1206 ,  H01L45/1226 ,  H01L45/1233 ,  H01L45/146 ,  H01L45/147 ,  H01L45/1608

    摘要： To provide enhanced data storage devices and systems, various systems, architectures, apparatuses, and methods, are provided herein. In a first example, a multi-layer resistive random access memory (ReRAM) array is provided. Active layers of the array each comprise a plurality of ReRAM elements that each include a gate portion having a gate terminal and a memory cell portion with a source terminal and drain terminal. Insulating layers of the array alternate with the active layers and each comprise an insulating material between adjacent active layers. Wordlines span through more than one layer of the array, with each of the wordlines comprising a column of memory cell portions coupled via source terminals and drain terminals of column-associated ReRAM elements. Bitlines each span through an associated active layer of the array, with each of the bitlines comprising a row of gate portions coupled via at least gate terminals of row-associated ReRAM elements.

    摘要翻译： 为了提供增强的数据存储设备和系统，本文提供了各种系统，体系结构，设备和方法。 在第一个例子中，提供了一种多层电阻随机存取存储器（ReRAM）阵列。 阵列的有源层各自包括多个ReRAM元件，每个ReRAM元件包括具有栅极端子的栅极部分和具有源极端子和漏极端子的存储器单元部分。 阵列的绝缘层与有源层交替并且各自包括相邻有源层之间的绝缘材料。 字线跨越阵列的多于一层，每个字线包括经由列关联的ReRAM元件的源极端子和漏极端子耦接的一列存储器单元部分。 位线各自跨越阵列的相关有源层，每个位线包括至少经由行相关ReRAM元件的栅极端子耦合的一行栅极部分。

    NONVOLATILE SCHOTTKY BARRIER MEMORY TRANSISTOR
    9.
    发明申请
    NONVOLATILE SCHOTTKY BARRIER MEMORY TRANSISTOR 审中-公开
    非易失性肖特基存储器晶体管

    公开(公告)号：WO2017189083A1

    公开(公告)日：2017-11-02

    申请号：PCT/US2017/019168

    申请日：2017-02-23

    申请人： WESTERN DIGITAL TECHNOLOGIES, INC.

    发明人： BEDAU, Daniel

    IPC分类号： H01L27/24

    CPC分类号： H01L27/2463 ,  G11C13/0007 ,  G11C2213/31 ,  G11C2213/32 ,  G11C2213/53 ,  H01L27/2454 ,  H01L45/04 ,  H01L45/1206 ,  H01L45/1226 ,  H01L45/1253 ,  H01L45/146 ,  H01L45/147

    摘要： An apparatus for high density memory with integrated logic. Specifically, a three terminal resistive random access memory (ReRAM) device having Schottky barriers that can switch from a low resistive state to a high resistive state is provided. The Schottky transistor memory device includes an insulating layer, a source region disposed on the insulating layer, a drain region disposed on the insulating layer, a binary or complex oxide memory material, a gate dielectric layer, and a gate electrode. As voltage is applied the Schottky barrier breaks down leading to the formation of a conductive anodic filament (CAF). The CAF is non-volatile and short-circuits the reverse-biased barrier thus keeping the device in a low resistance state. Removing the CAF switches the device back to a high resistance state. Thus, a new type of semiconductor device advantageously combines computation and memory further providing for very high density NAND chains.

    摘要翻译：

    一种集成逻辑的高密度存储器。 具体地，提供了具有可以从低电阻状态切换到高电阻状态的肖特基势垒的三端子电阻随机存取存储器（ReRAM）器件。 肖特基晶体管存储器件包括绝缘层，设置在绝缘层上的源极区，设置在绝缘层上的漏极区，二元或复合氧化物存储材料，栅极电介质层和栅电极。 施加电压时，肖特基势垒击穿导致形成导电阳极丝（CAF）。 CAF是非易失性的，并使反向偏置的屏障短路，从而使器件保持在低电阻状态。 移除CAF会将设备切换回高电阻状态。 因此，新型半导体器件有利地结合了进一步提供非常高密度NAND链的计算和存储器。

    CONTROLLING MEMORY CELL SIZE IN THREE DIMENSIONAL NONVOLATILE MEMORY
    10.
    发明申请
    CONTROLLING MEMORY CELL SIZE IN THREE DIMENSIONAL NONVOLATILE MEMORY 审中-公开
    在三维非易失性存储器中控制存储器单元尺寸

    公开(公告)号：WO2017172071A1

    公开(公告)日：2017-10-05

    申请号：PCT/US2017/017626

    申请日：2017-02-13

    申请人： SANDISK TECHNOLOGIES LLC

    发明人： MELIK-MARTIROSIAN, Ashot ,  SAENZ, Juan

    IPC分类号： H01L45/00 ,  H01L27/24

    CPC分类号： H01L27/249 ,  H01L21/02491 ,  H01L27/11521 ,  H01L27/2454 ,  H01L45/04 ,  H01L45/085 ,  H01L45/1226 ,  H01L45/1233 ,  H01L45/1266 ,  H01L45/1273 ,  H01L45/145 ,  H01L45/146 ,  H01L45/16 ,  H01L45/1608

    摘要： A method is provided that includes forming a vertical bit line disposed in a first direction above a substrate, forming a multi-layer word line disposed in a second direction above the substrate, the second direction perpendicular to the first direction, and forming a memory cell including a nonvolatile memory material at an intersection of the vertical bit line and the multi-layer word line. The multi-layer word line includes a first conductive material layer and a second conductive material layer disposed above the first conductive material layer. The memory cell includes a working cell area encompassed by an intersection of the first conductive material layer and the nonvolatile memory material.

    摘要翻译： 提供了一种方法，该方法包括：在衬底上方形成设置在第一方向上的垂直位线，形成设置在衬底上方的第二方向上的多层字线，第二方向垂直于 在垂直位线和多层字线的交叉处形成包括非易失性存储材料的存储单元。 多层字线包括第一导电材料层和设置在第一导电材料层上方的第二导电材料层。 存储器单元包括由第一导电材料层和非易失性存储器材料的交叉点包围的工作单元区域。