公开(公告)号：WO2014085209A1

公开(公告)日：2014-06-05

申请号：PCT/US2013/071367

申请日：2013-11-22

Applicant: MARVELL WORLD TRADE LTD. ,  LIN, Hung Sheng ,  WANG, Xiaoyue

Inventor： LIN, Hung Sheng ,  WANG, Xiaoyue

IPC: H01L49/02 ,  H01L23/522 ,  H01G4/005 ,  H01G4/10 ,  H01G4/228

CPC classification number: H01L28/60 ,  H01G4/005 ,  H01G4/10 ,  H01G4/228 ,  H01G4/38 ,  H01L23/5223 ,  H01L28/82 ,  H01L28/87 ,  H01L28/91 ,  H01L2924/0002 ,  H01L2924/00

Abstract: Disclosed is a system including first and second plurality of conductors (M2...M6) stacked along a first axis on a substrate. The first axis is perpendicular to a plane on which the substrate lies. In the first and second plurality of conductors, each conductor is connected to an adjacent conductor by one or more first vias (V23...V56) arranged along the first axis. The first and second plurality of conductors are arranged in parallel along a second axis perpendicular to the first axis and parallel to the plane on which the substrate lies. The first plurality of conductors respectively lie on a plurality of planes perpendicular to the first axis and parallel to the plane on which the substrate lies. The second plurality of conductors respectively lie on the plurality of planes. Capacitances are formed along the plurality of planes between the first plurality of conductors and the second plurality of conductors.

Abstract translation: 公开了一种包括沿着基板上的第一轴堆叠的第一和第二多个导体（M2 ... M6）的系统。 第一轴垂直于衬底所在的平面。 在第一和第二多个导体中，每个导体通过沿着第一轴布置的一个或多个第一通孔（V23 ... V56）连接到相邻的导体。 第一和第二多个导体沿垂直于第一轴线的第二轴平行布置，并平行于基板所在的平面。 第一多个导体分别位于垂直于第一轴线并平行于基板所在的平面的多个平面上。 第二多个导体分别位于多个平面上。 沿着多个第一导体与第二多个导体之间的多个平面形成电容。

公开(公告)号：WO2012106720A1

公开(公告)日：2012-08-09

申请号：PCT/US2012/023999

申请日：2012-02-06

Applicant: QUALCOMM INCORPORATED ,  LAN, Je-Hsiung ,  NOWAK, Matthew, Michael ,  GOUSEV, Evgeni, P. ,  KIM, Jonghae ,  CHUI, Clarence

Inventor： LAN, Je-Hsiung ,  NOWAK, Matthew, Michael ,  GOUSEV, Evgeni, P. ,  KIM, Jonghae ,  CHUI, Clarence

IPC: H01L21/02 ,  H01L29/94 ,  H01G4/012 ,  H01L23/522 ,  H01L23/64

CPC classification number: H01L28/82 ,  H01G4/012 ,  H01G4/10 ,  H01L23/5223 ,  H01L23/642 ,  H01L28/87 ,  H01L29/945 ,  H01L2224/16225 ,  H01L2924/15174 ,  H01L2924/15192 ,  H01L2924/15311

Abstract: Higher capacitance density is achieved by increasing a surface area of a capacitor. A larger surface area may be obtained by forming isotropic ball shapes (a concave surface) in the trenches on the semiconductor die. The concave surfaces are fabricated by depositing bilayers of amorphous-silicon and silicon oxide. Openings are patterned in the silicon oxide hard mask for trenches. The openings are transferred to the amorphous-silicon layers through isotropic etching to form concave surfaces. Conducting, insulating, and conducting layers are deposited on the concave surfaces of the trenches by atomic layer deposition.

Abstract translation: 通过增加电容器的表面积来实现更高的电容密度。 可以通过在半导体管芯上的沟槽中形成各向同性球形（凹面）来获得更大的表面积。 通过沉积非晶硅和氧化硅的双层来制造凹面。 在用于沟槽的氧化硅硬掩模中图案化开口。 通过各向同性蚀刻将开口转移到非晶硅层以形成凹面。 导电，绝缘和导电层通过原子层沉积沉积在沟槽的凹面上。

公开(公告)号：WO0203455A3

公开(公告)日：2002-06-13

申请号：PCT/US0120913

申请日：2001-06-29

Applicant: INFINEON TECHNOLOGIES CORP ,  IBM

Inventor： JAMMY RAJARAO ,  FALTERMEIER CHERYL G ,  SCHROEDER UWE ,  WONG KWONG HON

IPC: C23C16/04 ,  C23C16/34 ,  H01L21/02 ,  H01L21/285 ,  H01L21/768 ,  H01L21/8242

CPC classification number: H01L21/76843 ,  C23C16/045 ,  C23C16/34 ,  H01L21/28556 ,  H01L21/76852 ,  H01L21/7687 ,  H01L27/10861 ,  H01L28/82

Abstract: Process for forming highly conformal titanium nitride on a silicon substrate. A gaseous reaction mixture of titanium tetrachloride and ammonia is passed over the semiconductor substrate surface maintained at a temperature of about 350 DEG C to about 800 DEG C. The r atio of titanium tetrachloride to ammonia is about 5:1 to 20:1. The high degree of conformality achieved by the process of the invention allows TiN layers to be deposited on structures with high aspect ratios and on complicated, three-dimensional structures without forming a large seam or void.

Abstract translation: 在硅衬底上形成高保形氮化钛的工艺。 将四氯化钛和氨的气态反应混合物通过保持在约350℃至约800℃温度的半导体衬底表面。四氯化钛与氨的反应混合物为约5：1至20：1。 通过本发明的方法实现的高度的保形性允许TiN层沉积在具有高纵横比的结构上和复杂的三维结构上，而不形成大的接缝或空隙。

公开(公告)号：WO00031789A1

公开(公告)日：2000-06-02

申请号：PCT/US1999/025921

申请日：1999-11-05

IPC: H01L21/02 ,  H01L21/311 ,  H01L21/316 ,  H01L21/8242

CPC classification number: H01L28/82 ,  H01L21/02129 ,  H01L21/022 ,  H01L21/02271 ,  H01L21/31116 ,  H01L21/31625 ,  H01L27/1085

Abstract: A method for providing semiconductor openings having a substantially straight wall or other desired etch profile. An etchable material layer is formed having target dopant levels or other etch rate varying characteristics to compensate for the characteristics of a selected etching process to achieve the desired etch profile. The etching process may also be varied to further match the characteristics of the etchable material layer.

Abstract translation: 一种用于提供具有基本上直的壁或其它所需蚀刻轮廓的半导体开口的方法。 形成具有目标掺杂剂水平或其它蚀刻速率变化特性的可蚀刻材料层，以补偿所选择的蚀刻工艺的特性以实现所需的蚀刻轮廓。 也可以改变蚀刻工艺以进一步匹配可蚀刻材料层的特性。

公开(公告)号：WO1996026544A1

公开(公告)日：1996-08-29

申请号：PCT/US1996001841

申请日：1996-02-09

Applicant: MICRON TECHNOLOGY, INC.

Inventor： MICRON TECHNOLOGY, INC. ,  JOST, Mark ,  DENNISON, Charles, H. ,  PAREKH, Kunal

IPC: H01L27/108

CPC classification number: H01L27/10844 ,  H01L21/76885 ,  H01L21/76897 ,  H01L23/485 ,  H01L27/105 ,  H01L27/10808 ,  H01L27/10852 ,  H01L28/40 ,  H01L28/82 ,  H01L28/84 ,  H01L28/86 ,  H01L28/90 ,  H01L2924/0002 ,  H01L2924/00

Abstract: Semiconductor memory devices and methods for forming the devices are disclosed. In one embodiment, the devices include a) a semiconductor substrate (11); b) a field effect transistor gate (14) positioned outwardly of the semiconductor substrate; c) opposing active areas (24, 26) formed within the semiconductor substrate on opposing sides of the gate; d) a capacitor electrically connected with one of the active areas; the capacitor comprising an inner storage node (36), a capacitor dielectric layer (38), and an outer cell node (40); the inner storage node electrically connecting with the one active area and physically contacting the one active area; e) a bit line (46); f) a dielectric insulating layer (44) positioned intermediate the bit line and the other active area; and g) an electrically conductive bit line plug (36, 38, 40, 39) extending through the insulating layer to contact with the other active area and electrically interconnect the bit line with the other active area. Constructions in which the bit line plug comprises an electrically conductive annular ring are also disclosed.

Abstract translation: 公开了用于形成器件的半导体存储器件和方法。 在一个实施例中，器件包括a）半导体衬底（11）; b）位于半导体衬底外侧的场效应晶体管栅极（14）; c）在栅极的相对侧上形成在半导体衬底内的相对的有源区（24,26）; d）与有源区域之一电连接的电容器; 所述电容器包括内部存储节点（36），电容器介电层（38）和外部单元节点（40）; 所述内部存储节点与所述一个活动区域电连接并物理接触所述一个活动区域; e）位线（46）; f）位于位线和另一个有效区域之间的介电绝缘层（44）; 以及g）延伸穿过所述绝缘层的导电位线插头（36,38,40,39）以与所述另一个有源区域接触并将所述位线与所述另一个有源区域电互连。 还公开了位线插头包括导电环形圈的结构。

公开(公告)号：WO2014042750A1

公开(公告)日：2014-03-20

申请号：PCT/US2013/048681

申请日：2013-06-28

Applicant: INTEL CORPORATION ,  GARDNER, Donald S. ,  JIN, Wei ,  CHEN, Zhaohui ,  HOLZWARTH, Charles W. ,  PINT, Cary L. ,  MOON, Bum Ki ,  GUSTAFSON, John L.

Inventor： GARDNER, Donald S. ,  JIN, Wei ,  CHEN, Zhaohui ,  HOLZWARTH, Charles W. ,  PINT, Cary L. ,  MOON, Bum Ki ,  GUSTAFSON, John L.

IPC: H01G4/005

CPC classification number: H01G11/26 ,  H01G9/0029 ,  H01G11/04 ,  H01G11/30 ,  H01G11/86 ,  H01L28/82 ,  Y02E60/13 ,  Y10T29/417

Abstract: An energy storage device includes a first electrode (110, 510) including a first plurality of channels (111, 512) that contain a first electrolyte (150, 514) and a second electrode (120, 520) including a second plurality of channels (121, 522) that contain a second electrolyte (524). The first electrode has a first surface (115, 511) and the second electrode has a second surface (125, 521). At least one of the first and second electrodes is a porous silicon electrode, and at least one of the first and second surfaces comprises a passivating layer (535).

Abstract translation: 能量存储装置包括包括第一多个通道（111,512）的第一电极（110,510），第一电极包含第一电解质（150,514）和包括第二多个通道的第二电极（120,520） 121,522），其包含第二电解质（524）。 第一电极具有第一表面（115,511），第二电极具有第二表面（125,521）。 第一和第二电极中的至少一个是多孔硅电极，并且第一表面和第二表面中的至少一个包括钝化层（535）。

公开(公告)号：WO2013027274A1

公开(公告)日：2013-02-28

申请号：PCT/JP2011/069018

申请日：2011-08-24

Applicant: ルネサスエレクトロニクス株式会社 ,  冨田 和朗 ,  山田 圭一

Inventor： 冨田　和朗 ,  山田　圭一

IPC: H01L21/822 ,  H01L21/3205 ,  H01L23/52 ,  H01L27/04

CPC classification number: H01L23/5223 ,  H01L23/5222 ,  H01L23/5286 ,  H01L23/585 ,  H01L27/016 ,  H01L27/0248 ,  H01L27/0805 ,  H01L28/40 ,  H01L28/60 ,  H01L28/75 ,  H01L28/82 ,  H01L28/86 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 　半導体装置（ＳＤ）では、下部電極（ＬＥＬ）の上に誘電体膜（ＤＥＣ）を介在させて、平板状の上部電極（ＵＥＬ）が形成されている。下部電極（ＬＥＬ）、誘電体膜（ＤＥＣ）および上部電極（ＵＥＬ）によってＭＩＭキャパシタ（ＭＣＡ）が構成される。互いに隣り合う一の上部電極（ＵＥＬ）と他の上部電極（ＵＥＬ）とは、その間にガードリングを介在させることなく、いずれも同じ間隔（Ｄ１）を隔てて配置されている。最外周に位置する上部電極（ＵＥＬ）とその外側に位置するガードリング（ＧＲ）とは、間隔（Ｄ１）と同じ間隔を隔てて配置されている。

Abstract translation: 在半导体器件（SD）中，在其间具有电介质膜（DEC）的下电极（LEL）上形成平板状上电极（UEL）。 MIM电容器（MCA）由下电极（LEL），电介质膜（DEC）和上电极（UEL）构成。 一个上电极（UEL）和其它相邻的上电极（UEL）以相同的间隔（D1）设置，而在它们之间没有保护环。 位于最外周的上电极（UEL）和位于这样的上电极的外侧的保护环（GR）以等间隔（D1）的间隔设置。

公开(公告)号：WO2010114600A1

公开(公告)日：2010-10-07

申请号：PCT/US2010/000953

申请日：2010-03-29

Applicant: THE BOARD OF TRUSTEES OF THE LELAND STANFORD JUNIOR UNIVERSITY ,  HOLME, Timothy, P. ,  PRINZ, Friedrich, B. ,  USUI, Takane

Inventor： HOLME, Timothy, P. ,  PRINZ, Friedrich, B. ,  USUI, Takane

IPC: H01L21/02 ,  H01L29/92 ,  H01L29/06 ,  H01L29/12 ,  H01G9/058 ,  H01L21/8242 ,  H01G4/33 ,  H01G9/048 ,  H01G9/055

CPC classification number: H01G4/33 ,  H01G9/048 ,  H01G9/055 ,  H01G11/26 ,  H01L28/82 ,  H01L28/91 ,  Y02E60/13

Abstract: Improved energy storage is provided by exploiting two physical effects in combination. The first effect can be referred to as the All-Electron Battery (AEB) effect, and relates to the use of inclusions embedded in a dielectric structure between two electrodes of a capacitor. Electrons can tunnel through the dielectric between the electrodes and the inclusions, thereby increasing the charge storage density relative to a conventional capacitor. The second effect can be referred to as an area enhancement effect, and relates to the use of micro-structuring or nano- structuring on one or both of the electrodes to provide an enhanced interface area relative to the electrode geometrical area. Area enhancement is advantageous for reducing the self-discharge rate of the device.

Abstract translation: 通过组合利用两种物理效应来提供改进的能量存储。 第一效果可以称为全电子电池（AEB）效应，并且涉及嵌入在电容器的两个电极之间的电介质结构中的夹杂物的使用。 电子可以穿过电极和夹杂物之间的电介质，从而相对于常规电容器增加电荷存储密度。 第二个效果可以称为区域增强效应，并且涉及在一个或两个电极上使用微结构或纳米结构以提供相对于电极几何面积的增强的界面面积。 面积增加对于降低装置的自放电率是有利的。

公开(公告)号：WO2004027861A1

公开(公告)日：2004-04-01

申请号：PCT/DE2003/003044

申请日：2003-09-13

Applicant: INFINEON TECHNOLOGIES AG ,  HOFMANN, Franz ,  LEHMANN, Volker ,  RISCH, Lothar ,  RÖSNER, Wolfgang ,  SPECHT, Michael

Inventor： HOFMANN, Franz ,  LEHMANN, Volker ,  RISCH, Lothar ,  RÖSNER, Wolfgang ,  SPECHT, Michael

IPC: H01L21/8242

CPC classification number: H01L27/1087 ,  H01L21/84 ,  H01L27/10832 ,  H01L27/10867 ,  H01L27/1203 ,  H01L28/82 ,  H01L29/66181 ,  H01L29/945

Abstract: Die Erfindung betrifft ein Halbleitersubstrat sowie eine darin ausgebildete Halbleiterschaltung und zugehörige Herstellungsverfahren, wobei zur Realisierung von vergrabenen Kondensatoren in einem Trägersubstrat (1) eine Vielzahl von Vertiefungen (P) mit einer jeweiligen dielektrischen Schicht (D) und einer Kondensator-Elektrode (E2) ausgebildet sind und eine eigentliche Halbleiter-Bauelementschicht (3) durch eine Isolationsschicht (2) vom Trägersubstrat (1) isoliert ist.

Abstract translation: 本发明涉及一种半导体衬底和一个开口形成在其中的半导体电路和相关的制造过程中，形成在载体基板的实现埋入电容器（1）的多个凹部（P）与相应的电介质层（D）和电容器电极的（E2） 是是和由绝缘层（2）从所述载体衬底隔离实际的半导体器件层（3）（1）。

公开(公告)号：WO0227770A3

公开(公告)日：2003-02-27

申请号：PCT/US0128693

申请日：2001-09-14

Applicant: CALIFORNIA INST OF TECHN

Inventor： HAJIMIRI SEYED-ALI ,  APARICIO ROBERTO

IPC: H01G15/00 ,  H01L21/02

CPC classification number: H01L28/82

Abstract: The present specification discloses highly efficient capacitor structures. One embodiment of the present invention is referred to herein as a vertical parallel plate (VPP) structure. In accordance with this embodiment, a capacitor structure comprises a plurality of vertical plates. The vertical plates are substantially parallel to each other, and each vertical plate comprises multiple conducting strips. These conducting strips are substantially parallel to each other and are connected to each other by one or more vias. The vertical plates are alternately connected to each other, creating a first portion of the vertical plates and a second portion of the vertical plates, such that the first portion of the vertical plates forms a first terminal of the capacitor structure, and the second portion of the vertical plates forms a second terminal of the capacitor structure. Either slotted vias or individual vias can be used to connect the conducting strips. Another embodiment of the present invention is referred to herein as a vertical bars (VB) structure. In accordance with this embodiment of the present invention, a capacitor structure comprises a plurality of rows of vertical bars, wherein within each row, the vertical bars are parallel to each other, and each vertical bar comprises multiple conducting patches. These conducting patches are connected to each other by one or more vias.

Abstract translation: 本说明书公开了高效电容器结构。 本发明的一个实施例在本文中被称为垂直平行板（VPP）结构。 根据本实施例，电容器结构包括多个垂直板。 垂直板基本上彼此平行，并且每个垂直板包括多个导电条。 这些导电条基本上彼此平行并且通过一个或多个通孔彼此连接。 垂直板交替地彼此连接，形成垂直板的第一部分和垂直板的第二部分，使得垂直板的第一部分形成电容器结构的第一端，并且第二部分 垂直板形成电容器结构的第二端子。 可以使用开槽的通孔或单独的通孔来连接导电条。 本发明的另一实施例在此被称为垂直杆（VB）结构。 根据本发明的这个实施例，电容器结构包括多排垂直条，其中在每一行内，垂直条彼此平行，并且每个垂直条包括多个导电贴片。 这些导电贴片通过一个或多个通孔相互连接。