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    SYSTEM AND METHOD FOR MULTI-STAGE TIME-DIVISION MULTIPLEXED LDPC DECODER
    1.
    发明申请
    SYSTEM AND METHOD FOR MULTI-STAGE TIME-DIVISION MULTIPLEXED LDPC DECODER 审中-公开
    多阶段时分复用LDPC解码器的系统与方法

    公开(公告)号：WO2013154371A1

    公开(公告)日：2013-10-17

    申请号：PCT/KR2013/003058

    申请日：2013-04-12

    Applicant: SAMSUNG ELECTRONICS CO., LTD.

    Inventor： HENIGE, Thomas Michael

    IPC: H03M13/11

    CPC classification number: H03M13/1145 ,  H03M13/1111 ,  H03M13/1117 ,  H03M13/1134 ,  H03M13/114 ,  H03M13/13

    Abstract: A low density parity check decoder includes a decoding process divided into two or more processing stages arranged in series. At one time, each processing stage processes a different code block than each other processing stage in the series. The decoder is capable of simultaneously decoding as many code blocks as stages. A controller passes the code blocks between the processing stages at the proper time and in the proper sequence. The controller passes the code blocks through the series of stages in a time-division multiplexed fashion.

    Abstract translation: 低密度奇偶校验解码器包括分为串联布置的两个或多个处理级的解码处理。 一次，每个处理阶段处理与系列中的每个处理阶段不同的代码块。 解码器能够同时解码多个代码块作为阶段。 控制器在正确的时间和正确的顺序在处理阶段之间传递代码块。 控制器以时分复用的方式将代码块传送通过一系列级。

    PARALLEL ENCODING FOR NON-BINARY LINEAR BLOCK CODE
    3.
    发明申请
    PARALLEL ENCODING FOR NON-BINARY LINEAR BLOCK CODE 审中-公开
    并行编码非二进制线性块代码

    公开(公告)号：WO2013147935A1

    公开(公告)日：2013-10-03

    申请号：PCT/US2012/066554

    申请日：2012-11-26

    Applicant: XILINX, INC.

    Inventor： KRISHNAN, Kalyana ,  TARN, Hai-Jo

    IPC: H03M13/15 ,  H03M13/13

    CPC classification number: H03M13/13 ,  H03M13/05 ,  H03M13/1134 ,  H03M13/1137 ,  H03M13/1171 ,  H03M13/134 ,  H03M13/1515 ,  H03M13/21 ,  H03M13/6502 ,  H03M13/6561

    Abstract: An encoder module (400) includes P/L parity shift registers (403, 403', 403") that are sequentially coupled, wherein an input of a first parity shift register (403') of the parity shift registers (403, 403', 403") is coupled to the input (D in ) of the encoder module (400), an output of the last parity shift register (403") of the parity shift registers (403, 403', 403") is coupled to the output (D out ) of the encoder module (400), each of the parity shift registers (403, 403', 403") being configured to store L parity digits. The encoder module (403) also includes a feedback circuit (405) comprising P/L parity generation modules (407), wherein each of the parity generation modules (407) is coupled to an output of a corresponding one of the parity shift registers (403, 403', 403") by a switch (S1, S2, S3, S4) and also coupled to the input of the first parity shift register (403'), wherein each of the parity generation modules (407) is configured to generate L parity digits for transmission to the input of the first parity shift register (403') when its corresponding switch is closed (S1, S2, S3, S4).

    Abstract translation: 编码器模块（400）包括顺序耦合的P / L奇偶校验移位寄存器（403,403'，403“），其中奇偶移位寄存器（403,403'）的第一奇偶移位寄存器（403'）的输入 ，403“）耦合到编码器模块（400）的输入（Din），奇偶校验移位寄存器（403,403'，403”）的最后奇偶移位寄存器（403“）的输出耦合到 编码器模块（400）的输出（Dout），每个奇偶校验移位寄存器（403,403'，403“）被配置为存储L个奇偶校验位，编码器模块（403）还包括反馈电路（405） P / L奇偶生成模块（407），其中奇偶校验生成模块（407）中的每一个通过开关（S1，S2）耦合到奇偶校验移位寄存器（403,403'，403“）中的相应一个的输出 ，S3，S4），并且还耦合到第一奇偶校验移位寄存器（403'）的输入，其中每个奇偶校验生成模块（407）被配置为生成用于传输的L个奇偶校验位 当其对应的开关闭合时，到第一奇偶校验移位寄存器（403'）的输入（S1，S2，S3，S4）。

    MULTI-THRESHOLD MESSAGE PASSING DECODING OF LOW-DENSITY PARITY CHECK CODES
    5.
    发明申请
    MULTI-THRESHOLD MESSAGE PASSING DECODING OF LOW-DENSITY PARITY CHECK CODES 审中-公开
    低密度奇偶校验代码的多通道消息传递解码

    公开(公告)号：WO2005096509A1

    公开(公告)日：2005-10-13

    申请号：PCT/RU2004/000123

    申请日：2004-03-31

    Applicant: INTEL CORPORATION ,  BELOGOLOVYI, Andrey V. ,  KROUK, Evguenii A. ,  TRIFONOV, Peter V.

    Inventor： BELOGOLOVYI, Andrey V. ,  KROUK, Evguenii A. ,  TRIFONOV, Peter V.

    IPC: H03M13/11

    CPC classification number: H03M13/1111 ,  H03M13/1131 ,  H03M13/1134

    Abstract: A method and apparatus are provided for error correction of a communication signal. A multiple threshold scheme for iteratively decoding a received low-density parity chek (LDPC) codeword includes using a comparison of an updated bit reliability with a threshold to generate a reconstructed version of the received codeword. At each iteration the bit reliability and the reconstructed codeword are updated based on a comparison using a threshold that has been updated for the given iteration. Embodiments include decoding and/or associated encoding methods and apparatus using a threshold having two of more values during the iterative decoding.

    Abstract translation: 提供了一种用于通信信号的纠错的方法和装置。 用于迭代解码接收的低密度奇偶校验码（LDPC）码字的多阈值方案包括使用更新的比特可靠性与阈值的比较来生成接收的码字的重构版本。 在每个迭代中，基于使用已经针对给定迭代更新的阈值的比较来更新比特可靠性和重构码字。 实施例包括在迭代解码期间使用具有两个以上值的阈值的解码和/或相关编码方法和装置。

    HYBRID SCHEDULING AND LATCH-BASED PIPELINES FOR LOW-DENSITY PARITY-CHECK DECODING
    6.
    发明申请
    HYBRID SCHEDULING AND LATCH-BASED PIPELINES FOR LOW-DENSITY PARITY-CHECK DECODING 审中-公开
    用于低密度奇偶校验解码的混合调度和基于闩锁的管道

    公开(公告)号：WO2017111853A1

    公开(公告)日：2017-06-29

    申请号：PCT/US2015/000424

    申请日：2015-12-24

    Applicant: INTEL CORPORATION

    Inventor： CHEN, Chia-Hsing ,  TANG, Wei ,  SHEIKH, Farhana

    IPC: H03M13/11 ,  H03M13/27 ,  H04L1/18

    CPC classification number: H03M13/116 ,  H03M13/1122 ,  H03M13/1134 ,  H03M13/1137 ,  H03M13/114 ,  H04L1/18

    Abstract: A pipeline decoding system for performing pipelined decoding of a codeword characterized by one or more parity checks may include a first pipeline stage circuit configured to process a first parity set composed of one or more first parity checks of the codeword and to process a second parity set composed of one or more second parity checks of the codeword, a second pipeline stage circuit configured to generate one or more codeword update messages for the second parity set based on a first estimate of the codeword, and a third pipeline stage circuit configured to update the first estimate of the codeword with one or more codeword update messages for the first parity set to obtain a second estimate of the codeword.

    Abstract translation: 用于执行以一个或多个奇偶校验为特征的码字的流水线解码的流水线解码系统可以包括：第一流水线级电路，其被配置为处理由第一奇偶校验集合的一个或多个第一奇偶校验组成的第一奇偶校验集合; 码字并且处理由所述码字的一个或多个第二奇偶校验组成的第二奇偶校验集;第二流水线级电路，被配置为基于所述码字的第一估计生成用于所述第二奇偶校验集的一个或多个码字更新消息; 第三流水线级电路，被配置为利用针对第一奇偶校验集的一个或多个码字更新消息来更新码字的第一估计，以获得码字的第二估计。

    並列ビットインターリーバ
    7.
    发明申请
    並列ビットインターリーバ 审中-公开
    并行位交互

    公开(公告)号：WO2012157286A1

    公开(公告)日：2012-11-22

    申请号：PCT/JP2012/003272

    申请日：2012-05-18

    Applicant: パナソニック株式会社 ,  ペトロフ ミハイル

    Inventor： ペトロフ　ミハイル

    IPC: H03M13/27 ,  H03M13/19

    CPC classification number: H03M13/2792 ,  H03M13/1134 ,  H03M13/1142 ,  H03M13/1154 ,  H03M13/116 ,  H03M13/1165 ,  H03M13/1168 ,  H03M13/255 ,  H03M13/27 ,  H03M13/271 ,  H03M13/2778 ,  H03M13/2957 ,  H03M13/356 ,  H03M13/6325 ,  H03M13/6552 ,  H03M13/6555 ,  H04L1/0058 ,  H04L1/0606 ,  H04L1/0618

    Abstract: 　ビットインターリーブ方法は、Ｑビットの巡回ブロックＮ個で構成されるＱＣ　ＬＤＰＣ符号語に対してビットパーミュテーション処理を施し、処理が施された符号語をＭ個のビットより成る複数のコンステレーション語に分割し、各巡回ブロックに対して、巡回ブロック内パーミュテーション処理を施す方法であり、符号語はＭ／Ｆ個の巡回ブロックから成るＦ×Ｎ／Ｍ個のフォルディングセクションに分割され、かつ、各コンステレーション語はＦ×Ｎ／Ｍ個のフォルディングセクションのいずれかと関連付けられており、ビットパーミュテーション処理は、コンステレーション語が、関連付けられているセクション中のパーミュテーション処理後のＭ／Ｆ個の異なる巡回ブロックそれぞれのＦビットからなるように行われる。

    Abstract translation: 该比特交织方法对由Q比特的N个循环块组成的QC LDPC码字执行比特置换，将所述经处理的码字划分为由M比特组成的多个星座字，并对循环块内的每个循环块执行置换处理。 码字被划分为由M / F循环块组成的F×N / M折叠部分，并且每个星座字与F×N / M折叠部分中的一个相关联。 执行比特置换处理，使得星座词由相关部分中的每个M / F不同的置换处理的循环块的F位组成。

    LOW DENSITY PARITY CHECK (LDPC) DECODER USING BROADCAST MESSAGING
    8.
    发明申请
    LOW DENSITY PARITY CHECK (LDPC) DECODER USING BROADCAST MESSAGING 审中-公开
    低密度奇偶校验（LDPC）解码器使用广播消息传递

    公开(公告)号：WO2010012072A1

    公开(公告)日：2010-02-04

    申请号：PCT/CA2009/000912

    申请日：2009-06-30

    Applicant: NORTEL NETWORKS LIMITED ,  ROBERTS, Kim, B. ,  VERGHESE, Manoj ,  HARLEY, James ,  BEVAN, David, Damian, Nicholas

    Inventor： ROBERTS, Kim, B. ,  VERGHESE, Manoj ,  HARLEY, James ,  BEVAN, David, Damian, Nicholas

    IPC: H04L1/22 ,  H03M13/11

    CPC classification number: H03M13/1134 ,  H03M13/1114 ,  H04L1/0052 ,  H04L1/0057

    Abstract: In a decoder implementing a belief propagation algorithm for iteratively decoding a Low Density Parity Check (LDPC) encoded data block, a method of computing messages to be sent by a first node of the decoder to at least one neighbour node of the decoder. The method comprises: processing messages received by the first node to remove an echo of a previous message sent by the first node to the at least one neighbour node in a previous iteration, to yield corresponding modified messages; computing a message for a current iteration using the modified messages; and broadcasting the computed message for the current iteration to each of the at least one neighbour nodes.

    Abstract translation: 在实现用于迭代解码低密度奇偶校验（LDPC）编码数据块的置信传播算法的解码器中，一种计算要由解码器的第一节点发送到解码器的至少一个相邻节点的消息的方法。 该方法包括：处理由第一节点接收的消息，以将先前迭代中的第一节点发送的先前消息的回波消除到至少一个相邻节点，以产生相应的修改消息; 使用修改的消息计算当前迭代的消息; 以及将针对当前迭代的所计算的消息广播到所述至少一个相邻节点中的每一个。

    復号装置および復号方法、並びにプログラム
    10.
    发明申请
    復号装置および復号方法、並びにプログラム 审中-公开
    解码设备，解码方法和程序

    公开(公告)号：WO2004102811A1

    公开(公告)日：2004-11-25

    申请号：PCT/JP2004/005562

    申请日：2004-04-19

    Applicant: ソニー株式会社 ,  横川 峰志 ,  宮内 俊之 ,  飯田 康博

    Inventor： 横川 峰志 ,  宮内 俊之 ,  飯田 康博

    IPC: H03M13/09

    CPC classification number: H03M13/1168 ,  H03M13/11 ,  H03M13/1114 ,  H03M13/1134 ,  H03M13/1137 ,  H03M13/1145 ,  H03M13/1188 ,  H03M13/6505 ,  H03M13/6566 ,  H03M13/6577

    Abstract: 本発明は、回路規模を抑制しつつ、動作周波数も十分実現可能な範囲に抑え、メモリアクセスの制御も容易に行うことができるLDPC符号の復号を実現する復号装置および復号方法、並びにプログラムに関する。LDPC符号の検査行列は、P×Pの単位行列、その単位行列の１のうちの１個からから数個が０になった行列、それらのサイクリックシフト、それらの複数の和、P×Pの０行列の組合せで構成される。チェックノード計算部３１３は、チェックノードの演算を、P個同時に行い、バリアブルノード計算部３１９は、バリアブルノードの演算を、P個同時に行う。

    Abstract translation: 提供了一种解码装置，解码方法和程序，用于实现能够抑制电路尺寸的LDPC码的解码，将操作频率抑制到足够可实现的范围，并且容易地控制存储器访问。 LDPC码的检查矩阵由单位矩阵p x p，其中一个或多个1已经变为0的单位矩阵，它们的循环移位，它们的总和和p×p的0矩阵的组合组成。 校验节点计算部（313）同时执行P校验节点计算，同时可变节点计算部（319）同时执行P变量节点计算。

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