公开(公告)号：WO2004102811A1

公开(公告)日：2004-11-25

申请号：PCT/JP2004/005562

申请日：2004-04-19

Applicant: ソニー株式会社 ,  横川 峰志 ,  宮内 俊之 ,  飯田 康博

Inventor： 横川 峰志 ,  宮内 俊之 ,  飯田 康博

IPC: H03M13/09

CPC classification number: H03M13/1168 ,  H03M13/11 ,  H03M13/1114 ,  H03M13/1134 ,  H03M13/1137 ,  H03M13/1145 ,  H03M13/1188 ,  H03M13/6505 ,  H03M13/6566 ,  H03M13/6577

Abstract: 本発明は、回路規模を抑制しつつ、動作周波数も十分実現可能な範囲に抑え、メモリアクセスの制御も容易に行うことができるLDPC符号の復号を実現する復号装置および復号方法、並びにプログラムに関する。LDPC符号の検査行列は、P×Pの単位行列、その単位行列の１のうちの１個からから数個が０になった行列、それらのサイクリックシフト、それらの複数の和、P×Pの０行列の組合せで構成される。チェックノード計算部３１３は、チェックノードの演算を、P個同時に行い、バリアブルノード計算部３１９は、バリアブルノードの演算を、P個同時に行う。

Abstract translation: 提供了一种解码装置，解码方法和程序，用于实现能够抑制电路尺寸的LDPC码的解码，将操作频率抑制到足够可实现的范围，并且容易地控制存储器访问。 LDPC码的检查矩阵由单位矩阵p x p，其中一个或多个1已经变为0的单位矩阵，它们的循环移位，它们的总和和p×p的0矩阵的组合组成。 校验节点计算部（313）同时执行P校验节点计算，同时可变节点计算部（319）同时执行P变量节点计算。

公开(公告)号：WO2012046864A3

公开(公告)日：2012-08-30

申请号：PCT/JP2011073281

申请日：2011-10-04

Applicant: NEC CORP ,  UNIV DRESDEN TECH ,  KOBORI TOMOYOSHI ,  KUNZE STEFFEN ,  MATUS EMIL ,  FETTWEIS GERHARD

Inventor： KOBORI TOMOYOSHI ,  KUNZE STEFFEN ,  MATUS EMIL ,  FETTWEIS GERHARD

IPC: H03M13/11 ,  H03M13/29

CPC classification number: G06F11/1044 ,  G06F5/015 ,  H03M13/1102 ,  H03M13/1105 ,  H03M13/114 ,  H03M13/1145 ,  H03M13/1162 ,  H03M13/1171 ,  H03M13/2775 ,  H03M13/296 ,  H03M13/2978 ,  H03M13/6508 ,  H03M13/6513 ,  H03M13/6566 ,  H03M13/6569 ,  H03M13/6577

Abstract: In a multicore type error correction processing system which can simultaneously cope with a plurality of error correction methods and a plurality of code lengths, an interconnect part 11 has a barrel shifter which extends across a plurality of error correction processing parts 12a-12c. An error correction process can be selectively performed by collectively using a group of the plurality of the error correction processing parts 12a-12c or by individually using each of individual error correction processing parts 12a-12c in response to interconnection configuration information. With this structure, the plurality of the error correction processing parts 12a-12c are collectively used if computation resources are insufficient and an idling error correction processing part is assigned to another error correction process if computation resources are excessive.

Abstract translation: 在能够同时应对多种纠错方法和多个代码长度的多核型纠错处理系统中，互连部件11具有跨越多个纠错处理部件12a-12c延伸的桶形移位器。 可以通过共同使用一组多个纠错处理部分12a-12c或通过分别使用每个单独的纠错处理部分12a-12c来响应于互连配置信息来选择性地执行纠错处理。 利用该结构，如果计算资源不足，则多个纠错处理部分12a-12c被共同使用，并且如果计算资源过多，则空闲错误纠正处理部分被分配给另一纠错处理。

公开(公告)号：WO2007045961A1

公开(公告)日：2007-04-26

申请号：PCT/IB2006/002883

申请日：2006-10-16

Applicant: NOKIA CORPORATION ,  BHATT, Tejas ,  SUNDARAMURTHY, Vishwas ,  STOLPMAN, Victor ,  MCCAIN, Dennis

Inventor： BHATT, Tejas ,  SUNDARAMURTHY, Vishwas ,  STOLPMAN, Victor ,  MCCAIN, Dennis

IPC: H03M13/00 ,  H03M13/45 ,  G06F11/00 ,  H04L27/00

CPC classification number: H03M13/1145 ,  H03M13/1111 ,  H03M13/1117 ,  H03M13/1122 ,  H03M13/1131

Abstract: An error correction decoder for block serial pipelined layered decoding of block codes includes primary and mirror memories that are each capable of storing log-likelihood ratios (LLRs) for one or more iterations of an iterative decoding technique. The decoder also includes a plurality of elements capable of processing, for one or more iterations, one or more layers of a parity-check matrix. The elements include an iterative decoder element capable of calculating, for one or more iterations or layers, a LLR adjustment based upon the LLR for a previous iteration/layer, the LLR for the previous iteration/layer being read from the primary memory. The decoder further includes a summation element capable of reading the LLR for the previous iteration/layer from the mirror memory, and calculating the LLR for the iteration/layer based upon the LLR adjustment for the iteration/layer and the previous iteration/layer LLR for the previous iteration/layer.

Abstract translation: 用于块码的块串行流水线分层解码的纠错解码器包括主存储器和镜像存储器，每个存储器能够存储用于迭代解码技术的一次或多次迭代的对数似然比（LLR）。 解码器还包括能够对一个或多个迭代处理奇偶校验矩阵的一个或多个层的多个元件。 这些元件包括能够针对一个或多个迭代或层来计算基于先前迭代/层的LLR的LLR调整的迭代解码器元件，从主存储器读取先前迭代/层的LLR。 解码器还包括能够从镜像存储器读取先前迭代/层的LLR并且基于迭代/层和先前的迭代/层LLR的LLR调整来计算迭代/层的LLR的求和元素，用于 以前的迭代/层。

公开(公告)号：WO2016194623A1

公开(公告)日：2016-12-08

申请号：PCT/JP2016/064833

申请日：2016-05-19

Applicant: ソニー株式会社

Inventor： 山本　真紀子

IPC: H03M13/19 ,  H03M13/27

CPC classification number: H03M13/2792 ,  H03M13/1145 ,  H03M13/1165 ,  H03M13/255 ,  H03M13/271 ,  H03M13/2778 ,  H03M13/356 ,  H04L1/0043 ,  H04L1/0058 ,  H04L1/0071

Abstract: 本開示は、ビットインターリーブ処理が行われているLDPC符号を効率的に復号することができるようにするデータ処理装置、およびデータ処理方法に関する。 本開示の一側面であるデータ処理装置は、処理対象とする第１のデータ列に対して、送信側におけるマッピングに対応するデマッピング処理をパラレルに実行することにより第２のデータ列を得るパラレルデマッピング部と、前記第２のデータ列に対して、前記送信側におけるビットインターリーブに対応するビットインターリーブ逆処理をパラレルに実行することにより第３のデータ列を得るビットインターリーブ逆処理部と、ビットグループ単位でパラレル入力される前記第３のデータ列をデコードするLDPCデコード部とを備える。本開示は、例えば、デジタル放送の受信装置に適用できる。

Abstract translation: 本公开涉及一种数据处理设备和数据处理方法，其可以有效地解码经过位交织处理的LDPC码。 作为本公开的一个方面的数据处理装置具有：并行解映射单元，其通过并行地执行对应于发送侧的映射的解映射处理来获得第二数据串 要处理的数据串; 通过并行地执行与发送侧的比特交织相对应的第二数据串，获得第三数据串的位交织反向处理单元; 以及解码以位组为单位并行输入的第三数据串的LDPC解码单元。 本公开可应用于例如数字广播接收装置。

公开(公告)号：WO2013154371A1

公开(公告)日：2013-10-17

申请号：PCT/KR2013/003058

申请日：2013-04-12

Applicant: SAMSUNG ELECTRONICS CO., LTD.

Inventor： HENIGE, Thomas Michael

IPC: H03M13/11

CPC classification number: H03M13/1145 ,  H03M13/1111 ,  H03M13/1117 ,  H03M13/1134 ,  H03M13/114 ,  H03M13/13

Abstract: A low density parity check decoder includes a decoding process divided into two or more processing stages arranged in series. At one time, each processing stage processes a different code block than each other processing stage in the series. The decoder is capable of simultaneously decoding as many code blocks as stages. A controller passes the code blocks between the processing stages at the proper time and in the proper sequence. The controller passes the code blocks through the series of stages in a time-division multiplexed fashion.

Abstract translation: 低密度奇偶校验解码器包括分为串联布置的两个或多个处理级的解码处理。 一次，每个处理阶段处理与系列中的每个处理阶段不同的代码块。 解码器能够同时解码多个代码块作为阶段。 控制器在正确的时间和正确的顺序在处理阶段之间传递代码块。 控制器以时分复用的方式将代码块传送通过一系列级。

公开(公告)号：WO2012046864A2

公开(公告)日：2012-04-12

申请号：PCT/JP2011/073281

申请日：2011-10-04

Applicant: NEC Corporation ,  Technische Universität Dresden ,  KOBORI, Tomoyoshi ,  KUNZE, Steffen ,  MATUS, Emil ,  FETTWEIS, Gerhard

Inventor： KOBORI, Tomoyoshi ,  KUNZE, Steffen ,  MATUS, Emil ,  FETTWEIS, Gerhard

CPC classification number: G06F11/1044 ,  G06F5/015 ,  H03M13/1102 ,  H03M13/1105 ,  H03M13/114 ,  H03M13/1145 ,  H03M13/1162 ,  H03M13/1171 ,  H03M13/2775 ,  H03M13/296 ,  H03M13/2978 ,  H03M13/6508 ,  H03M13/6513 ,  H03M13/6566 ,  H03M13/6569 ,  H03M13/6577

Abstract: In a multicore type error correction processing system which can simultaneously cope with a plurality of error correction methods and a plurality of code lengths, an interconnect part 11 has a barrel shifter which extends across a plurality of error correction processing parts 12a-12c. An error correction process can be selectively performed by collectively using a group of the plurality of the error correction processing parts 12a-12c or by individually using each of individual error correction processing parts 12a-12c in response to interconnection configuration information. With this structure, the plurality of the error correction processing parts 12a-12c are collectively used if computation resources are insufficient and an idling error correction processing part is assigned to another error correction process if computation resources are excessive.

Abstract translation: 在能够同时处理多个纠错方法和多个码长的多核型纠错处理系统中，互连部分11具有延伸跨越多个纠错处理部分12a-12c的桶形移位器。 可以通过集体地使用多个纠错处理部分12a-12c的组或者通过单独地使用每个单独的纠错处理部分12a-12c来响应于互连配置信息来选择性地执行纠错处理。 利用这种结构，如果计算资源不足，则多个纠错处理部分12a-12c被共同使用，并且如果计算资源过多，则将空闲纠错处理部分分配给另一纠错处理部分。

公开(公告)号：WO2003032499A1

公开(公告)日：2003-04-17

申请号：PCT/US2002/031971

申请日：2002-10-07

Applicant: FLARION TECHNOLOGIES, INC. ,  RICHARDSON, Tom ,  NOVICHKOV, Vladimir

Inventor： RICHARDSON, Tom ,  NOVICHKOV, Vladimir

IPC: H03M13/00

CPC classification number: H03M13/1137 ,  G06N3/02 ,  H03M13/1102 ,  H03M13/1111 ,  H03M13/1117 ,  H03M13/112 ,  H03M13/1125 ,  H03M13/1131 ,  H03M13/1134 ,  H03M13/1145 ,  H03M13/6362 ,  H03M13/6502 ,  H03M13/6577 ,  H03M13/658 ,  H03M13/6583

Abstract: Techniques for implementing message passing decoders, e.g., LDPC decoders, are described. To facilitate hardware implementation messages are quantized to integer multiples of ? ln2. Messages are transformed between more compact variable and less compact constraint node message representation formats. The variable node message format allows variable node message operations to be performed through simple additions and subtractions while the constraint node representation allows constraint node message processing to be performed through simple additions and subtractions. Variable and constraint nodes are implemented using an accumulator module (1302), subtractor module (1304) and delay pipeline (1306). The accumulator module (1302) generates an accumulated message sum (1316). The accumulated message sum (1316) for a node is stored and then delayed input messages from the delay pipeline (1306) are subtracted there from to generate output messages (1321). The delay pipeline (1306) includes a variable delay element making it possible to sequentially perform processing operations corresponding to nodes of different degrees.

Abstract translation: 描述了用于实现消息传递解码器（例如，LDPC解码器）的技术。 为了便于硬件实现，消息被量化为¼n2的整数倍。 消息在更紧凑的可变和不紧凑的约束节点消息表示格式之间转换。 变量节点消息格式允许通过简单的加法和减法执行变量节点消息操作，而约束节点表示允许通过简单的加法和减法执行约束节点消息处理。 可变和约束节点使用累加器模块（1302），减法器模块（1304）和延迟流水线（1306）来实现。 累加器模块（1302）生成累积消息和（1316）。 存储节点的累积消息和（1316），然后将来自延迟流水线（1306）的延迟输入消息从那里减去以产生输出消息（1321）。 延迟管线（1306）包括可变延迟元件，使得可以顺序地执行与不同程度的节点对应的处理操作。

公开(公告)号：WO2016050391A1

公开(公告)日：2016-04-07

申请号：PCT/EP2015/068009

申请日：2015-08-05

Applicant: ALCATEL LUCENT

Inventor： RAZZETTI, Luca ,  GAVIOLI, Giancarlo ,  COSTANTINI, Carlo ,  PEPE, Marianna

IPC: H04B10/61 ,  H03M13/05 ,  H03M13/11 ,  H03M13/37 ,  H03M13/45 ,  H03M13/00 ,  H04L1/00

CPC classification number: H04L1/005 ,  H03M13/1111 ,  H03M13/1145 ,  H03M13/2963 ,  H03M13/2987 ,  H03M13/3746 ,  H03M13/6561 ,  H04B10/616 ,  H04L1/0057

Abstract: It is disclosed an optical coherent receiver comprising a number of decoding blocks configured to implement iterations of a FEC iterative message-passing decoding algorithm. The decoding blocks are distributed into two (or more) parallel chains of cascaded decoding blocks. The receiver also comprises an intermediate circuit interposed between the two parallel chains. The optical coherent receiver is switchable between (i) a first operating mode, in which the intermediate circuit is inactive and the two parallel chains separately implement the FEC message-passing decoding algorithm on respective client channels; and (ii) a second operating mode, in which the intermediate circuit is active and the two parallel chains jointly implement the FEC message-passing decoding algorithm on a same client channel, by cooperating through the intermediate circuit.

Abstract translation: 公开了一种光学相干接收机，其包括多个解码块，其被配置为实现FEC迭代消息传递解码算法的迭代。 解码块被分配到级联解码块的两个（或多个）并行链中。 接收器还包括插入在两个平行链之间的中间电路。 光相干接收机可以在（i）第一操作模式之间切换，其中中间电路不活动，并且两个并行链在相应的客户信道上分别实现FEC消息传递解码算法; 以及（ii）第二操作模式，其中中间电路是有效的，并且两个并行链通过中间电路协作在同一客户信道上共同实施FEC消息传递解码算法。

公开(公告)号：WO2012164929A1

公开(公告)日：2012-12-06

申请号：PCT/JP2012/003554

申请日：2012-05-30

Applicant: 三菱電機株式会社 ,  宮田 好邦 ,  松本 渉 ,  吉田 英夫 ,  久保 和夫

Inventor： 宮田　好邦 ,  松本　渉 ,  吉田　英夫 ,  久保　和夫

IPC: H03M13/29

CPC classification number: H03M13/29 ,  H03M13/1102 ,  H03M13/1145 ,  H03M13/152 ,  H03M13/2909 ,  H03M13/356

Abstract: 　伝送フレームを構成する伝送領域および冗長領域に対して、積符号を用いた符号化を行い、当該符号化により生成する積符号フレームの情報系列領域および／またはパリティ系列領域の割り当てに過不足が発生する場合に、割り当てにより発生した過不足に応じて情報系列領域をパリティ系列領域に不均一に割り当てる、および／またはパリティ系列領域を情報系列領域に不均一に割り当てる誤り訂正符号化部１２を備える。

Abstract translation: 提供了一种纠错编码单元（12），其通过使用产品代码对组成传输帧的传输区域和冗余区域进行编码，并且当在信息序列区域的分配中产生过量或不足时，和/ 或通过编码生成的乘积代码帧中的奇偶校验序列区域，不均匀地将信息序列区域分配给奇偶校验序列区域和/或根据多余或不足不均匀地将奇偶校验序列区域分配给信息序列区域 由分配生成。

公开(公告)号：WO2012118766A1

公开(公告)日：2012-09-07

申请号：PCT/US2012/026819

申请日：2012-02-27

Applicant: CLARIPHY COMMUNICATIONS, INC. ,  MORERO, Damian Alfonso ,  CASTRILLON, Mario Alejandro ,  GOETTE, Teodoro Ariel ,  SCHNIDRIG, Matias German ,  RAMOS, Facundo Abel Alcides ,  HUEDA, Mario Rafael

Inventor： MORERO, Damian Alfonso ,  CASTRILLON, Mario Alejandro ,  GOETTE, Teodoro Ariel ,  SCHNIDRIG, Matias German ,  RAMOS, Facundo Abel Alcides ,  HUEDA, Mario Rafael

IPC: H03M13/00

CPC classification number: H03M13/1128 ,  H03M13/015 ,  H03M13/036 ,  H03M13/1117 ,  H03M13/112 ,  H03M13/1122 ,  H03M13/1137 ,  H03M13/1142 ,  H03M13/1145 ,  H03M13/1168 ,  H03M13/35 ,  H03M13/616 ,  H03M13/6577 ,  H03M13/658 ,  H04L1/0057

Abstract: A decoder performs forward error correction based on quasi-cyclic regular column-partition low density parity check codes. A method for designing the parity check matrix reduces the number of short-cycles of the matrix to increase performance. An adaptive quantization post-processing technique further improves performance by eliminating error floors associated with the decoding. A parallel decoder architecture performs iterative decoding using a parallel pipelined architecture.

Abstract translation: 解码器基于准循环常规列分区低密度奇偶校验码执行前向纠错。 用于设计奇偶校验矩阵的方法减少矩阵的短周期数以增加性能。 自适应量化后处理技术通过消除与解码相关的错误层，进一步提高性能。 并行解码器架构使用并行流水线架构来执行迭代解码。