公开(公告)号：WO2022175619A1

公开(公告)日：2022-08-25

申请号：PCT/FR2022/050256

申请日：2022-02-11

Applicant: UPMEM

Inventor： DEVAUX, Fabrice

IPC: G11C7/24 ,  G11C7/02 ,  G11C5/02 ,  G11C11/406 ,  G11C11/4096 ,  G11C7/10 ,  G11C11/4076

Abstract: L'invention concerne un dispositif mémoire comprenant : - des circuits mémoire DRAM (100), dont la capacité totale est divisée en une première partie (102) et une deuxième partie (103) de taille supérieure à la première partie (102); - un circuit de contrôle configuré pour accéder aux circuits mémoire, le circuit de contrôle comprend: - un premier bloc (201) configuré pour exécuter un premier algorithme (201A) destiné à protéger la première partie (102) d'un effet de martelage de rang; - un deuxième bloc (202) configuré pour exécuter un deuxième algorithme (202A) destiné à protéger la deuxième partie (103) d'un effet de martelage de rang susceptible d'intervenir, le deuxième algorithme (202A) utilisant une table principale sauvegardée dans la première partie (102). 0

公开(公告)号：WO2020010010A1

公开(公告)日：2020-01-09

申请号：PCT/US2019/040169

申请日：2019-07-01

Applicant: MICRON TECHNOLOGY, INC.

Inventor： ITO, Yutaka ,  HE, Yuan

IPC: G11C11/406 ,  G11C11/4076 ,  G11C11/408

Abstract: Apparatuses and methods for triggering row hammer address sampling are described. An example apparatus includes an oscillator circuit configured to provide a clock signal, and a filter circuit. The filter circuit includes a control circuit configured to receive pulses of the clock signal and provide an output signal that represents a count number by counting a number of pulses of the clock signal and control a probability of enabling the output signal based on the count number. The filter circuit further includes a logic gate configured to pass one of the pulses of the clock signal responsive to the output signal from the control circuit being enabled and filter another of the pulses responsive to the output signal from the control circuit being not enabled.

公开(公告)号：WO2019246055A1

公开(公告)日：2019-12-26

申请号：PCT/US2019/037673

申请日：2019-06-18

Applicant: MICRON TECHNOLOGY, INC.

Inventor： MOROHASHI, Masaru ,  NAGOSHI, Ryo ,  HE, Yuan ,  ITO, Yutaka

IPC: G11C11/406 ,  G11C11/4076

Abstract: Embodiments of the disclosure are drawn to apparatuses and methods for generating multiple row hammer address refresh sequences. An example apparatus may include an address scrambler and a refresh control circuit. The address scrambler may receive a first address, output a second address in response to a first control signal, and output a third address in response to a second control signal. The second address may physically adjacent to the first address and the third address may physically adjacent to the second address. The refresh control circuit may perform a refresh operation on the second address when the first control signal is active and perform the refresh operation on the third address when the second control signal is active.

公开(公告)号：WO2017180301A1

公开(公告)日：2017-10-19

申请号：PCT/US2017/023548

申请日：2017-03-22

Applicant: MICRON TECHNOLOGY, INC.

Inventor： KAJIGAYA, Kazuhiko

IPC: G11C11/4076 ,  G11C11/408 ,  G11C11/4091

Abstract: Apparatuses and methods for controlling word lines and sense amplifiers in a semiconductor device are described. An example apparatus includes: a sub word line selection signal decoder which activates at least one of a plurality of sub word selection signals responsive to row address signals; a column segment selection signal decoder which activates at least one of a plurality of column segment signals responsive to a portion of column address signals and a portion of the row address signals; a column segment selection circuit which activates at least one of a plurality of column-subword selection signals responsive to the activated column segment signal and the activated sub word selection signal; and a sub word line driver which activates at least one of a plurality of sub word lines responsive to an activated main word line and the activated sub word selection signal.

Abstract translation: 描述用于控制半导体器件中的字线和读出放大器的装置和方法。 一种示例装置包括：子字线选择信号解码器，其响应于行地址信号而激活多个子字选择信号中的至少一个; 列段选择信号解码器，其响应于列地址信号的一部分和一部分行地址信号而激活多个列段信号中的至少一个; 列段选择电路，其响应于激活的列段信号和激活的子字选择信号来激活多个列 - 子字选择信号中的至少一个; 以及子字线驱动器，其响应于激活的主字线和激活的子字选择信号来激活多个子字线中的至少一个。

公开(公告)号：WO2015183580A1

公开(公告)日：2015-12-03

申请号：PCT/US2015/030850

申请日：2015-05-14

Applicant: SANDISK TECHNOLOGIES INC.

Inventor： ELLIS, Robert, W. ,  HIGGINS, James, M. ,  MOHAN, Vidyabhushan

IPC: G11C5/14 ,  G11C7/10 ,  G11C7/22 ,  G11C11/4076 ,  G11C16/30 ,  G11C16/32 ,  G11C16/34 ,  G06F12/02

CPC classification number: G11C16/10 ,  G06F12/0246 ,  G11C5/14 ,  G11C7/1042 ,  G11C7/22 ,  G11C11/4076 ,  G11C16/0483 ,  G11C16/30 ,  G11C16/32 ,  G11C16/349 ,  G11C29/022 ,  G11C29/023 ,  G11C29/028 ,  G11C2029/0409 ,  G11C2207/2281 ,  G11C2207/229

Abstract: The embodiments described herein are used to execute staggered memory operations. The method includes, at each of a plurality of distinct memory portions of the storage device, establishing a non-zero command delay parameter distinct from a command delay parameter established for one or more of the other memory portions in the plurality of distinct memory portions. The method further includes, after establishing the non-zero command delay parameter in each of the plurality of distinct memory portions of the storage device, executing memory operations in two or more of the plurality of distinct memory portions of the storage device during overlapping time periods, the executing including, in each memory portion of the plurality of memory portions, delaying execution of a respective memory operation by an amount of time corresponding to the command delay parameter established for that memory portion.

Abstract translation: 这里描述的实施例用于执行交错存储器操作。 该方法包括在存储设备的多个不同存储器部分的每一个处建立一个不同于为多个不同存储器部分中的一个或多个其他存储器部分建立的命令延迟参数的非零命令延迟参数。 该方法还包括：在存储设备的多个不同存储器部分的每一个中建立非零命令延迟参数之后，在重叠时间段期间在存储设备的多个不同存储器部分的两个或更多个不同的存储器部分中执行存储器操作 执行在多个存储器部分的每个存储器部分中包括延迟相应存储器操作的执行时间对应于为该存储器部分建立的命令延迟参数。

公开(公告)号：WO2014129438A1

公开(公告)日：2014-08-28

申请号：PCT/JP2014/053713

申请日：2014-02-18

Applicant: ピーエスフォー ルクスコ エスエイアールエル ,  松井 義徳

Inventor： 松井　義徳

IPC: G11C11/4076 ,  G11C11/407

CPC classification number: G11C7/222 ,  G11C7/22 ,  G11C7/225 ,  G11C11/4076 ,  G11C2207/2272

Abstract: 【課題】内部クロック信号の生成によって生じる消費電流を削減する。 【解決手段】チップセレクト信号ＣＳ＿ｎの活性化に応答して内部クロック信号ＰＣＬＫＡＲの生成を開始するクロック信号バッファ回路９０と、内部クロック信号ＰＣＬＫＡＲに同期して動作する内部回路７０，１００，１１０，１２０を備える。クロック信号バッファ回路９０は、コマンド信号ＣＡ０～ＣＡ９がリードコマンドを示している場合には第２のタイミングで内部クロック信号ＰＣＬＫＡＲの生成を停止し、コマンド信号ＣＡ０～ＣＡ９がアクティブコマンドを示している場合には第２のタイミングよりも早い第１のタイミングで内部クロック信号ＰＣＬＫＡＲの生成を停止する。本発明によれば、外部コマンド信号に応じて必要な期間だけ内部クロック信号が生成されることから、消費電流を削減することが可能となる。

Abstract translation: [问题]减少内部时钟信号产生引起的电流消耗。 解决方案本发明提供有：时钟信号缓冲电路（90），其响应于芯片选择信号（CS_n）的激活，开始产生内部时钟信号PCLKAR; 以及与内部时钟信号PCLKAR同步工作的内部电路（70,100,110和120）。 如果命令信号（CA0至CA9）指示读命令，则时钟信号缓冲电路（90）在第二定时暂停产生内部时钟信号PCLKAR，并且在比第一定时更早的第一定时暂停产生内部时钟信号PCLKAR 命令信号（CA0〜CA9）表示有效命令时的第二定时。 根据本发明，仅根据外部命令信号产生必要的周期产生内部时钟信号，因此可以减少电流消耗。

公开(公告)号：WO2011084499A2

公开(公告)日：2011-07-14

申请号：PCT/US2010/060543

申请日：2010-12-15

Applicant: MICRON TECHNOLOGY, INC.

Inventor： LUTHRA, Yogesh ,  FISCH, David, Edward

IPC: G11C11/401 ,  G11C11/4063 ,  G11C11/408 ,  G11C11/4076

CPC classification number: G11C11/406 ,  G11C11/40618 ,  G11C2211/4016

Abstract: Techniques for reducing impact of array disturbs in a semiconductor memory device are disclosed. In one particular exemplary embodiment, the techniques may be realized as a method for reducing impact of array disturbs in a semiconductor memory device by increasing the refresh rate to the semiconductor memory device based at least in part on a frequency of active operations. The method may comprise receiving a first refresh command including a first subarray address to perform a first refresh operation to a first logical subarray of memory cells associated with the first subarray address. The method may also comprise receiving a second refresh command including a second subarray address to perform a second refresh operation to a second logical subarray of memory cells associated with the second subarray address, wherein the second refresh command is received after a time period from the reception of the first refresh command. The method may further comprise performing a number of concurrent refresh operations during the time period.

Abstract translation: 公开了减少半导体存储器件中的阵列干扰的影响的技术。 在一个特定的示例性实施例中，这些技术可以被实现为用于通过至少部分地基于主动操作的频率来增加对半导体存储器件的刷新率来减少半导体存储器件中阵列干扰的影响的方法。 该方法可以包括接收包括第一子阵列地址的第一刷新命令，以对与第一子阵列地址相关联的存储器单元的第一逻辑子阵列执行第一刷新操作。 该方法还可以包括接收包括第二子阵列地址的第二刷新命令以对与第二子阵列地址相关联的存储器单元的第二逻辑子阵列执行第二刷新操作，其中在从接收的时间段之后接收到第二刷新命令 的第一个刷新命令。 该方法还可以包括在该时间段期间执行多个并发刷新操作。

公开(公告)号：WO2009139101A1

公开(公告)日：2009-11-19

申请号：PCT/JP2009/000858

申请日：2009-02-26

Applicant: パナソニック株式会社 ,  縣泰宏 ,  寺田裕 ,  三角賢治 ,  白濱政則 ,  林光昭

Inventor： 縣泰宏 ,  寺田裕 ,  三角賢治 ,  白濱政則 ,  林光昭

IPC: G11C11/4076 ,  G06F12/00 ,  G11C11/401 ,  G11C11/407 ,  G11C11/4074 ,  G11C29/44

CPC classification number: G11C11/4072 ,  G11C17/165 ,  G11C29/02 ,  G11C29/028 ,  G11C2029/4402 ,  G11C2029/5002

Abstract: 　電子機器システムは、その半導体集積回路の特性に関する情報を記憶する不揮発性メモリを有する半導体集積回路と、上記半導体集積回路を制御するコントローラとを備える。上記コントローラは、上記不揮発性メモリに記憶された情報に基づいて、上記半導体集積回路に対するアクセスパラメータを調整する機能を有する。

Abstract translation: 电子设备系统配备有半导体集成电路，其具有用于存储与半导体集成电路的特性有关的信息的非易失性存储器，以及控制上述半导体集成电路的控制器。 上述控制器具有基于存储在上述非易失性存储器中的信息来调整用于访问上述非易失性存储器的参数的功能。

公开(公告)号：WO2007125519A3

公开(公告)日：2007-11-08

申请号：PCT/IB2007/051617

申请日：2007-05-02

Applicant: KONINKLIJKE PHILIPS ELECTRONICS N.V. ,  VINK, Jan

Inventor： VINK, Jan

IPC: G11C7/10 ,  G11C7/22 ,  G11C11/4093 ,  G11C11/4096 ,  G11C11/4076

Abstract: An apparatus for synchronizing memory data signals is provided. The apparatus comprises a first interface circuit (110) that is configured to generate a differential clock signal in a strobe domain and to convey a data signal to a data bus (110), a second interface circuit (120) in a clock domain that is configured to receive the data signal (170) from the data bus and a synchronization circuit that is configured to adjust the data signal (170) between the strobe domain and the clock domain such that integrity of information encoded by the data signal is preserved. Methods of using the apparatus are also disclosed.

公开(公告)号：WO2007028583A1

公开(公告)日：2007-03-15

申请号：PCT/EP2006/008668

申请日：2006-09-06

Applicant: INNOVATIVE SILICON S.A. ,  OKHONIN, Serguei ,  NAGOGA, Mikhail

Inventor： OKHONIN, Serguei ,  NAGOGA, Mikhail

IPC: G11C11/404 ,  G11C11/4076

CPC classification number: G11C11/409 ,  G11C11/404 ,  G11C11/4067 ,  G11C11/4076 ,  H01L27/108 ,  H01L27/10802 ,  H01L27/1203 ,  H01L29/7841

Abstract: A technique of writing, programming, holding, maintaining, sampling, sensing, reading and/or determining the data state of a memory cell of a memory cell array (for example, a memory cell array having a plurality of memory cells which consist of an electrically floating body transistor). In one aspect, the present inventions are directed to techniques to control and/or operate a semiconductor memory cell (and memory cell array having a plurality of such memory cells as well as an integrated circuit device including a memory cell array) having one or more electrically floating body transistors in which an electrical charge is stored in the body region of the electrically floating body transistor. The techniques of the present inventions may employ bipolar transistor currents to control, write and/or read a data state in such a memory cell. In this regard, the present inventions may employ a bipolar transistor current to control, write and/or read a data state in/of the electrically floating body transistor of the memory cell.

Abstract translation: 写入，编程，保持，维护，采样，感测，读取和/或确定存储器单元阵列的存储器单元的数据状态（例如，具有多个存储器单元的存储器单元阵列的技术） 电浮体晶体管）。 一方面，本发明涉及用于控制和/或操作半导体存储单元（以及具有多个这样的存储单元的存储单元阵列以及包括存储单元阵列的集成电路器件）的技术，其具有一个或多个 电浮动体晶体管，其中电荷存储在电浮体晶体管的体区中。 本发明的技术可以采用双极晶体管电流来控制，写入和/或读取这种存储单元中的数据状态。 在这方面，本发明可以采用双极晶体管电流来控制，写入和/或读取存储单元的电浮体晶体管中的数据状态。