公开(公告)号：CN1979870A

公开(公告)日：2007-06-13

申请号：CN200610151362.6

申请日：2006-09-07

Applicant: 松下电器产业株式会社

Inventor： 大塚隆史 ,  中林隆 ,  柴田义行

IPC: H01L27/108 ,  H01L27/102 ,  H01L27/10 ,  H01L27/00 ,  H01L21/8242 ,  H01L21/8222 ,  H01L21/82 ,  H01L21/02 ,  H01L21/00

CPC classification number: H01L28/75 ,  H01L21/02181 ,  H01L21/02189 ,  H01L21/0228 ,  H01L21/31641 ,  H01L21/31645

Abstract: 本发明的目的在于，提供一种具有可以抑制漏电流且可以维持高相对介电常数的MIM电容器的半导体装置及其制造方法。下部电极(16)中与电容绝缘膜(17)相接的上层是通过例如MOCVD法成膜的非晶质氮化钛膜(16B)。若在下部电极(16)上通过例如ALD法成膜作为电容绝缘膜(17)的HfOx膜，则由于基底是非晶质的氮化钛膜(16B)，所以，膜不会继承基底的结晶性而成膜为非晶质的电介质膜。

公开(公告)号：CN1979869A

公开(公告)日：2007-06-13

申请号：CN200610143302.X

申请日：2006-11-03

Applicant: 松下电器产业株式会社

Inventor： 中林隆 ,  新井秀幸 ,  日佐光男

IPC: H01L27/108 ,  H01L27/088 ,  H01L27/092 ,  H01L21/8242 ,  H01L21/8234 ,  H01L21/8238

CPC classification number: H01L21/823456 ,  H01L21/823412 ,  H01L21/823462 ,  H01L27/10894

Abstract: 本发明提供一种半导体装置及其制造方法，其中，在相同条件下形成第二MIS晶体管(Tr2)的阈值控制层(36)和第一MIS晶体管(Tr1)的阈值控制层(26)。在相同条件下形成第二MIS晶体管(Tr2)的LDD扩散区域(34)和第三MIS晶体管(Tr3)的LDD扩散区域(44)。由此，提供了能够实现面积的进一步缩小化的半导体装置及其制造方法。

公开(公告)号：CN1761062A

公开(公告)日：2006-04-19

申请号：CN200510108588.3

申请日：2005-10-10

Applicant: 松下电器产业株式会社

Inventor： 中林隆 ,  新井秀幸 ,  大塚隆史 ,  矢野尚

IPC: H01L27/10 ,  H01L27/108 ,  H01L21/8239 ,  H01L21/8242 ,  H01L21/3205 ,  H01L21/28

CPC classification number: H01L21/02186 ,  H01L21/02271 ,  H01L21/31122 ,  H01L21/318 ,  H01L21/32135 ,  H01L27/10811 ,  H01L27/10888 ,  H01L27/10894 ,  H01L28/60

Abstract: 本发明的半导体装置的制造方法，在第2层间绝缘膜(14)内形成槽(42)后，形成覆盖槽(42)的侧面及底面的存储电极(16)。在存储电极(16)之上形成电容绝缘膜(17)；在电容绝缘膜(17)之上，通过反复进行400摄氏度以下的低温的CVD法使用氨的退火，从而形成TiOxNY膜(19)。在TiOxNY膜(19)上形成TiN膜(20)，再以TiOxNY膜(19)为掩模，对TiN膜(20)进行腐蚀。然后，除去露出的TiOxNY膜(19)，从而形成由TiOxNY膜(19)及TiN膜(20)构成的板式电极(25)。能抑制DRAM区和逻辑区之间的层间绝缘膜的阶差的发生，而且能够更正确地调整板式触点的深度。

公开(公告)号：CN100429777C

公开(公告)日：2008-10-29

申请号：CN200410092285.2

申请日：2004-11-05

Applicant: 松下电器产业株式会社

Inventor： 中林隆

IPC: H01L27/108 ,  H01L27/10 ,  H01L27/092 ,  H01L27/04 ,  H01L21/822 ,  H01L21/8234 ,  H01L21/8242

CPC classification number: H01L27/105 ,  H01L27/1052 ,  H01L27/10873 ,  H01L27/10894

Abstract: 本发明提供一种存储器混装半导体装置，在共同的半导体衬底(1)上设置包括存储器晶体管的存储器部(Rdram)和包括逻辑晶体管的逻辑部(Rlogc)。逻辑晶体管包括在半导体衬底上设置的栅电极(11)和在半导体衬底内形成的源/漏扩散层(17)，在该源/漏扩散层(17)上形成硅化物膜(12)。另一方面，存储器晶体管包括在半导体衬底上设置的栅电极(21)和在半导体衬底内形成的源/漏扩散层(27)。在此源/漏扩散层(27)上形成比在逻辑晶体管的源/漏扩散层(17)上形成的硅化物膜(12)膜厚还要薄的硅化物膜(22)。由此，在维持逻辑晶体管的性能的同时，可以降低存储器晶体管的泄漏以及使动作高速化。

公开(公告)号：CN1614785A

公开(公告)日：2005-05-11

申请号：CN200410092285.2

申请日：2004-11-05

Applicant: 松下电器产业株式会社

Inventor： 中林隆

IPC: H01L27/108 ,  H01L27/10 ,  H01L27/092 ,  H01L27/04 ,  H01L21/822 ,  H01L21/8234 ,  H01L21/8242

CPC classification number: H01L27/105 ,  H01L27/1052 ,  H01L27/10873 ,  H01L27/10894

Abstract: 提供一种存储器混装半导体装置，在共同的半导体衬底(1)上设置包括存储器晶体管的存储器部(Rdram)和包括逻辑晶体管的逻辑部(Rlogc)。逻辑晶体管包括在半导体衬底上设置的栅电极(11)和在半导体衬底内形成的源/漏扩散层(17)，在该源/漏扩散层(17)上形成硅化物膜(12)。另一方面，存储器晶体管包括在半导体衬底上设置的栅电极(21)和在半导体衬底内形成的源/漏扩散层(27)。在此源/漏扩散层(27)上形成比在逻辑晶体管的源/漏扩散层(17)上形成的硅化物膜(12)膜厚还要薄的硅化物膜(22)。由此，在维持逻辑晶体管的性能的同时，可以降低存储器晶体管的泄漏以及使动作高速化。

公开(公告)号：CN100559593C

公开(公告)日：2009-11-11

申请号：CN200510091405.1

申请日：2005-08-10

Applicant: 松下电器产业株式会社

Inventor： 新井秀幸 ,  中林隆 ,  大塚隆史

IPC: H01L27/108 ,  H01L21/8242

CPC classification number: H01L27/10852 ,  H01L27/10811 ,  H01L27/10888 ,  H01L28/91

Abstract: 本发明的半导体存储装置的电容器包括：覆盖存储节点孔(9)的底面，将侧面覆盖到比第2层间绝缘膜(8)的上面的高度低的高度的下部电极(10)；覆盖下部电极之上的电容绝缘膜(11)；覆盖电容绝缘膜(11)之上的上部电极(12)。在该结构中，即使旨在形成比特线触点(14)的开口(17)错位达到电容器，积蓄电容的部分的电容绝缘膜也不会露出来。因此，能够抑制泄漏电流的产生。另外，由于不需要在存储节点孔(9)和开口(17)之间设置余量，所以能够在实现细微化的同时，还能在将存储单元尺寸保持一定的状态下，增加能够保持的电容。提供能够一面实现细微化一面抑制泄漏电流，而且还能够保持较多的电容的DRAM混载半导体装置。

公开(公告)号：CN1481029A

公开(公告)日：2004-03-10

申请号：CN03152611.X

申请日：2003-08-01

Applicant: 松下电器产业株式会社

Inventor： 中林隆

IPC: H01L27/108 ,  H01L27/04

CPC classification number: H01L27/10894 ,  H01L27/0207 ,  H01L27/092 ,  H01L27/10897

Abstract: 本发明提供一种半导体器件，能抑制DRAM的读出放大器晶体管对之间的特性差异，谋求读出放大器的高灵敏度化。构成上述DRAM的CMOS读出放大器的、N型读出放大器晶体管的栅电极对和P型读出放大器晶体管的栅电极对，分别与位线在同一方向并联配置在一个有源区内；邻接的N型读出放大器晶体管对、及邻接的P型读出放大器晶体管对，通过STI被绝缘隔离。

公开(公告)号：CN1933161A

公开(公告)日：2007-03-21

申请号：CN200610091228.1

申请日：2006-06-07

Applicant: 松下电器产业株式会社

Inventor： 大塚隆史 ,  中林隆

IPC: H01L27/108 ,  H01L27/102 ,  H01L27/10 ,  H01L27/02 ,  H01L27/00 ,  H01L21/8242 ,  H01L21/8222 ,  H01L21/82 ,  H01L21/316 ,  H01L21/02 ,  H01L21/00

CPC classification number: H01L21/0228 ,  H01L21/02181 ,  H01L21/02189 ,  H01L21/02194 ,  H01L21/022 ,  H01L21/0234 ,  H01L21/3141 ,  H01L21/31641 ,  H01L21/31645 ,  H01L28/40 ,  H01L28/75

Abstract: 本发明公开了一种半导体装置及其制造方法。目的在于：提供一种包括了MIM电容器的半导体装置及其制造方法，该MIM电容器能够抑制由来自电极的电子的热放出而引起的漏电流及由沟道效果而引起的漏电流，且能够维持较高的相对介电常数。在包括了依次叠层下部电极16、电容绝缘膜18及上部电极20而形成的电容器的半导体装置中，电容绝缘膜18由Hf氧化物或Zr氧化物构成，在下部电极16和电容绝缘膜18之间形成有由含Al或Si的至少一方的Hf氧化物或Zr氧化物构成的阻挡膜17。

公开(公告)号：CN1258223C

公开(公告)日：2006-05-31

申请号：CN03152611.X

申请日：2003-08-01

Applicant: 松下电器产业株式会社

Inventor： 中林隆

IPC: H01L27/108 ,  H01L27/04

CPC classification number: H01L27/10894 ,  H01L27/0207 ,  H01L27/092 ,  H01L27/10897

Abstract: 本发明提供一种半导体器件，能抑制DRAM的读出放大器晶体管对之间的特性差异，谋求读出放大器的高灵敏度化。构成上述DRAM的CMOS读出放大器的、N型读出放大器晶体管的栅电极对和P型读出放大器晶体管的栅电极对，分别与位线在同一方向并联配置在一个有源区内；邻接的N型读出放大器晶体管对、及邻接的P型读出放大器晶体管对，通过STI被绝缘隔离。

公开(公告)号：CN1767200A

公开(公告)日：2006-05-03

申请号：CN200510091405.1

申请日：2005-08-10

Applicant: 松下电器产业株式会社

Inventor： 新井秀幸 ,  中林隆 ,  大塚隆史

IPC: H01L27/108 ,  H01L21/8242

CPC classification number: H01L27/10852 ,  H01L27/10811 ,  H01L27/10888 ,  H01L28/91

Abstract: 本发明的半导体存储装置的电容器包括：覆盖存储节点孔(9)的底面，将侧面覆盖到比第2层间绝缘膜(8)的上面的高度低的高度的下部电极(10)；覆盖下部电极之上的电容绝缘膜(11)；覆盖电容绝缘膜(11)之上的上部电极(12)。在该结构中，即使旨在形成比特线触点(14)的开口(17)错位达到电容器，积蓄电容的部分的电容绝缘膜也不会露出来。因此，能够抑制泄漏电流的产生。另外，由于不需要在存储节点孔(9)和开口(17)之间设置余量，所以能够在实现细微化的同时，还能在将存储单元尺寸保持一定的状态下，增加能够保持的电容。提供能够一面实现细微化一面抑制泄漏电流，而且还能够保持较多的电容的DRAM混载半导体装置。