公开(公告)号：CN108701655A

公开(公告)日：2018-10-23

申请号：CN201780014488.5

申请日：2017-01-24

申请人： 索尼公司

发明人： 塚本雅则

IPC分类号： H01L21/8246 ,  H01L27/105

CPC分类号： H01L27/1159 ,  H01L21/02164 ,  H01L21/0217 ,  H01L21/02189 ,  H01L21/02194 ,  H01L21/02238 ,  H01L21/02255 ,  H01L21/02271 ,  H01L21/02274 ,  H01L21/0228 ,  H01L21/31053 ,  H01L21/32135 ,  H01L21/32139 ,  H01L27/11592 ,  H01L29/0649 ,  H01L29/0847 ,  H01L29/40111 ,  H01L29/513 ,  H01L29/516 ,  H01L29/517 ,  H01L29/6659 ,  H01L29/6684 ,  H01L29/7833 ,  H01L29/78391 ,  H01L29/7843

摘要： 提供了能够进行更高速操作的半导体存储元件，并且所述半导体存储元件设置有：第一导电类型的第一半导体层(42)；第二导电类型的第二半导体层(41)，在第一半导体层下方设置；栅极电极(21)，在第一半导体层上设置；栅极绝缘膜(22)，在第一半导体层和栅极电极之间设置；第二导电类型的漏极区域(31)，在栅极电极的一侧上的第一半导体层中设置；第二导电类型的源极区域(32)，在栅极电极的另一侧上的第一半导体层中设置，所述另一侧在所述一次的对面，在所述一侧与所述另一侧之间存在栅极电极；以及位线(54)，与源极区域和第一半导体层两者电连接。还提供了半导体期间、电子设备以及用于制造所述半导体存储元件的方法。

公开(公告)号：CN107507768A

公开(公告)日：2017-12-22

申请号：CN201710448108.0

申请日：2017-06-14

申请人： 东京毅力科创株式会社

发明人： 冈田充弘

IPC分类号： H01L21/306 ,  H01L21/67 ,  H01L27/11524 ,  H01L27/11551 ,  H01L27/1157 ,  H01L27/11578

CPC分类号： H01L21/3065 ,  C23C16/0227 ,  C23C16/24 ,  H01L21/0243 ,  H01L21/02532 ,  H01L21/02598 ,  H01L21/02658 ,  H01L21/02667 ,  H01L21/31053 ,  H01L21/32055 ,  H01L21/32135 ,  H01L21/67069 ,  H01L21/67103 ,  H01L21/67109 ,  H01L21/30608 ,  H01L27/11524 ,  H01L27/11551 ,  H01L27/1157 ,  H01L27/11578

摘要： 本发明提供一种半导体装置的制造方法、热处理装置以及存储介质。提供一种当在形成于基板的凹部形成由硅构成的导电路时形成导电性优异的硅膜的技术。在形成于表面的凹部的下层形成单晶硅层，通过各向异性蚀刻使单晶硅层相对于晶圆露出，该晶圆在凹部的底面和侧面自下层侧起依次形成有SiN膜、SiO2膜以及第一Si膜。并且，在通过湿蚀刻去除了第一Si膜的表面的自然氧化膜之后，利用HBr气体去除第一Si膜的表面的杂质和损伤层，之后形成第二Si膜。因此，第二Si膜与SiO2膜紧密接合，且以厚且均匀的膜厚形成。因而，在对晶圆进行加热时，第二Si膜的粒子尺寸变大，从而导电性变得良好。

公开(公告)号：CN105190865B

公开(公告)日：2017-12-19

申请号：CN201480013840.X

申请日：2014-03-19

申请人： 旭化成微电子株式会社

发明人： 长仓浩太郎

IPC分类号： H01L21/822 ,  H01L21/768 ,  H01L27/04

CPC分类号： H01L23/5228 ,  H01L21/32135 ,  H01L21/32139 ,  H01L21/768 ,  H01L23/5222 ,  H01L23/5223 ,  H01L23/5226 ,  H01L23/528 ,  H01L23/53209 ,  H01L27/016 ,  H01L27/0802 ,  H01L28/20 ,  H01L28/24 ,  H01L28/60 ,  H01L2924/0002 ,  H01L2924/00

摘要： 提供一种能够使在衬底上具备多个种类的电阻体的半导体装置的制造工序数与以往相比减少的半导体装置及其制造方法。半导体装置(1)具备：第一金属布线层(11)，其形成在衬底(10)上；层间绝缘膜(12)，其形成在第一金属布线层(11)上；第二金属布线层(23)，其形成在层间绝缘膜(12)上；第一电阻体，其具有形成在第一金属布线层(11)与第二金属布线层(23)之间的第一电阻金属膜(14a)、形成在第一电阻金属膜(14a)上的第一绝缘膜(15a)以及形成在第一绝缘膜(15a)上的第二电阻金属膜(16a)；以及第二电阻体，其具有形成在第一金属布线层(11)与第二金属布线层(23)之间的第一电阻金属膜(14b)、形成在第一电阻金属膜(14b)上的第一绝缘膜(15b)以及形成在第一绝缘膜(15b)上的第二电阻金属膜(16b)。

公开(公告)号：CN107258010A

公开(公告)日：2017-10-17

申请号：CN201680010536.9

申请日：2016-02-25

申请人： 应用材料公司

发明人： 维杰·班·夏尔马 ,  兰加·拉奥·阿内帕利 ,  普莉娜·古拉迪雅 ,  罗伯特·简·维瑟

IPC分类号： H01L21/3213 ,  H01L21/67 ,  H01L21/683 ,  H01L21/02 ,  H01L21/311

CPC分类号： H01L21/32135 ,  H01L21/02244 ,  H01L21/306 ,  H01L21/31144 ,  H01L21/32139 ,  H01L21/67109 ,  H01L21/6719 ,  H01L21/6838

摘要： 本文提供用于相对于暴露的或下方的介电或金属层选择性移除金属氮化物的改良方法和设备。在一些实施方式中，一种蚀刻在基板顶上的金属氮化物层的方法包括以下步骤：(a)氧化金属氮化物层以在该金属氮化物层的表面形成金属氮氧化物层(MN1‑xOx)，其中M为钛或钽中的一种并且x为从0.05至0.95的整数；以及(b)使该金属氮氧化物层(MN1‑xOx)暴露于处理气体，其中该金属氮氧化物层(MN1‑xOx)与该处理气体反应以形成挥发性化合物，该挥发性化合物从该金属氮化物层的该表面解吸。

公开(公告)号：CN106941118A

公开(公告)日：2017-07-11

申请号：CN201610059555.2

申请日：2016-01-28

申请人： 联华电子股份有限公司

发明人： 林建廷

IPC分类号： H01L29/78 ,  H01L21/336 ,  H01L21/764

CPC分类号： H04N5/23238 ,  G02B26/101 ,  H01L21/0217 ,  H01L21/02274 ,  H01L21/283 ,  H01L21/32135 ,  H01L21/764 ,  H01L29/0649 ,  H01L29/42356 ,  H01L29/4991 ,  H01L29/66545 ,  H01L29/6656 ,  H01L29/66795 ,  H01L29/785 ,  H04N5/2254 ,  H04N5/2259 ,  H04N5/23254 ,  H04N5/23258 ,  H04N5/23287 ,  H01L29/78 ,  H01L29/66477 ,  H01L29/7825

摘要： 本发明公开一种半导体结构及其制造方法。此种半导体结构包括一基板、一栅极结构、一第一介电层、以及二气隙。栅极结构设置在基板上。栅极结构具有相对的二侧壁。栅极结构包括一U形结构和一金属栅极电极。U形结构定义朝向上方的一开口。U形结构包括一功函数层。金属栅极电极设置在U形结构所定义的开口中。U形结构的一上表面的水平高度低于金属栅极电极的一上表面的水平高度。第一介电层设置在基板上并邻接于栅极结构。该二气隙分别形成在第一介电层和栅极结构相对的二侧壁的其中一者之间。

公开(公告)号：CN106816378A

公开(公告)日：2017-06-09

申请号：CN201610783819.9

申请日：2016-08-31

申请人： 台湾积体电路制造股份有限公司

发明人： 张哲诚 ,  林志翰 ,  曾鸿辉

IPC分类号： H01L21/335 ,  H01L29/78

CPC分类号： H01L21/31144 ,  H01L21/0337 ,  H01L21/32134 ,  H01L21/32135 ,  H01L21/32139 ,  H01L21/32155 ,  H01L21/823437 ,  H01L21/823456 ,  H01L21/823828 ,  H01L21/82385 ,  H01L27/092 ,  H01L27/0924 ,  H01L29/66545

摘要： 在用于制造半导体器件的方法中，依次在衬底上形成伪栅极层和硬掩模层。第一掺杂部分形成在伪栅极层中，并且具有相对于伪栅极层的其它部分的蚀刻选择性。在部分硬掩模层上形成蚀刻掩模。蚀刻硬掩模层和伪栅极层以将伪栅极层的第一掺杂部分和其它部分图案化成第一伪栅极和第二伪栅极。第一伪栅极和第二伪栅极具有不同的宽度。形成介电层以外围包围每个第一伪栅极和每个第二伪栅极。用第一金属栅极和第二金属栅极替换第一伪栅极和第二伪栅极。本发明的实施例还涉及用于双重图案化工艺的临界尺寸控制。

公开(公告)号：CN106373877A

公开(公告)日：2017-02-01

申请号：CN201610592934.8

申请日：2016-07-25

申请人： SPTS科技有限公司

发明人： 约翰·诺伊曼 ,  凯尔·S·勒布伊茨

IPC分类号： H01L21/306 ,  H01L21/67

CPC分类号： H01L21/30604 ,  H01L21/0212 ,  H01L21/3065 ,  H01L21/3081 ,  H01L21/31116 ,  H01L21/32135 ,  H01L21/67069

摘要： 根据本发明，提供了一种干法气相化学蚀刻结构的方法，包括以下步骤：将该结构放置在蚀刻室中，该结构包括第一材料和第二材料，其中，第一材料选自硅、钼、锗、SiGe和钨，第二材料是二氧化硅或硅氮化物，并且第一材料的至少一个表面是露出的，以便能与气相化学蚀刻剂接触；以及用惰性气体氟化物或卤素氟化物气相化学蚀刻剂蚀刻第一材料；该方法进一步包括使蚀刻室暴露于水蒸气的步骤，使得蚀刻第一材料的步骤在水蒸气的存在下执行。

公开(公告)号：CN105845565A

公开(公告)日：2016-08-10

申请号：CN201610356777.0

申请日：2016-05-25

申请人： 上海华力微电子有限公司

发明人： 昂开渠 ,  曾林华 ,  任昱 ,  吕煜坤 ,  朱骏 ,  张旭升

IPC分类号： H01L21/3213

CPC分类号： H01L21/32135 ,  H01L21/32136

摘要： 本发明提供一种金属刻蚀工艺，所述金属刻蚀工艺用于对半导体衬底上的金属层进行刻蚀，所述金属刻蚀工艺在刻蚀设备中进行，所述金属刻蚀工艺的刻蚀气体的流量不小于300sccm。本发明通过采用大流量的刻蚀气体进行刻蚀工艺，减少半导体衬底边缘的聚合物沉积，改善刻蚀工艺造成的半导体衬底的聚合物剥落的缺陷。

公开(公告)号：CN102544017B

公开(公告)日：2016-06-08

申请号：CN201110378154.0

申请日：2011-11-24

申请人： 三星电子株式会社

发明人： 金珉澈 ,  沈载煌 ,  宋尚彬

IPC分类号： H01L27/115 ,  H01L21/8247 ,  H01L21/28

CPC分类号： H01L21/32135 ,  H01L27/11524 ,  H01L27/11543 ,  H01L27/1157 ,  H01L29/42324 ,  H01L29/42332 ,  H01L29/4234 ,  H01L29/66825 ,  H01L29/66833 ,  H01L29/7881 ,  H01L29/792

摘要： 本发明涉及非易失性存储器及其制造方法。一种非易失性存储器，包括：衬底；在所述衬底上的控制栅电极；以及在所述控制栅电极和所述衬底之间的电荷存储区域。控制栅掩模图案位于所述控制栅电极上，所述控制栅电极包括控制基础栅和在所述控制基础栅上的控制金属栅。所述控制金属栅的宽度小于所述控制栅掩模图案的宽度。抗氧化间隔物位于所述控制栅掩模图案和所述控制基础栅之间在所述控制金属栅的侧壁处。

公开(公告)号：CN105097467A

公开(公告)日：2015-11-25

申请号：CN201410206055.8

申请日：2014-05-15

申请人： 中芯国际集成电路制造(上海)有限公司

发明人： 邵群

IPC分类号： H01L21/28 ,  H01L21/8238

CPC分类号： H01L27/092 ,  H01L21/02164 ,  H01L21/02238 ,  H01L21/0332 ,  H01L21/28079 ,  H01L21/31053 ,  H01L21/31116 ,  H01L21/32 ,  H01L21/3212 ,  H01L21/32135 ,  H01L21/32136 ,  H01L21/823456 ,  H01L21/823828 ,  H01L21/823842 ,  H01L29/495 ,  H01L29/66545

摘要： 一种半导体器件的形成方法，包括：提供衬底，衬底包括第一区域和第二区域，第一区域与第二区域类型不同，在第一区域形成至少一个第一伪栅极，在第二区域形成至少一个第二伪栅极，第二伪栅极的特征尺寸大于或等于0.1微米；在衬底、第一伪栅极和第二伪栅极上形成介质层，介质层与第一伪栅极顶部、第二伪栅极顶部相平；之后，氧化第二伪栅极的顶部，在第二伪栅极顶部形成保护层；之后，去除第一伪栅极，在介质层中形成第一栅极凹槽；在第一栅极凹槽内填充满第一金属层，并且第一金属层覆盖保护层；去除高于介质层的第一金属层，形成第一金属栅极；之后，去除保护层和第二伪栅极。采用本发明的方法可以提高半导体器件的性能。