公开(公告)号：CN102136490A

公开(公告)日：2011-07-27

申请号：CN201010580092.7

申请日：2010-12-02

Applicant: 株式会社日立制作所

Inventor： 渡边聪 ,  森睦宏 ,  新井大夏

IPC: H01L29/739 ,  H01L29/06 ,  H01L29/423 ,  H02M7/48

CPC classification number: H01L29/7395 ,  H01L21/2815 ,  H01L29/0607 ,  H01L29/0611 ,  H01L29/0615 ,  H01L29/0619 ,  H01L29/0623 ,  H01L29/0646 ,  H01L29/0657 ,  H01L29/0847 ,  H01L29/1095 ,  H01L29/404 ,  H01L29/407 ,  H01L29/41741 ,  H01L29/41766 ,  H01L29/4236 ,  H01L29/42376 ,  H01L29/66348 ,  H01L29/7397

Abstract: 本发明的课题是提供一种半导体装置以及使用它的电力变换装置，能够保持低损失和高耐压，同时能够提高接通期间中的dv/dt的基于栅极驱动电路的控制性。为解决上述课题，在宽度宽的沟槽(423)的侧壁上设置栅极(401)，由此，因为栅极(401)被栅极绝缘膜(402)和成为层间膜的厚的绝缘膜(403)覆盖，所以栅极的寄生电容小，而且没有浮动p层，因此栅极的电位不变动，能够提高dv/dt的控制性，能够同时兼顾低损失和低噪声。

公开(公告)号：CN112990636B

公开(公告)日：2024-07-26

申请号：CN202010805915.5

申请日：2020-08-12

Applicant: 株式会社日立制作所

Inventor： 渡边聪 ,  宫永瑞纪

IPC: G06Q10/0631 ,  G06Q50/04 ,  G06N20/00

Abstract: 本发明提供一种计算机系统和日程安排系统的验证方法，验证能够生成日程的、开发阶段的AI系统的效果。能够对日程安排系统进行验证的计算机系统，日程安排系统在接受了包括关于日程的对象的数据即多个条目的对象数据的情况下，使用计算条目的选择概率的模型，生成由排序后的条目构成的日程，计算机系统管理模型的信息，包括：从验证用的对象数据中选择条目的选择部；生成条目的特征量数据的特征量计算部；推算没有包含在特征量数据中的特征量的特征量推算部；计算条目的选择概率的选择概率计算部；和效果推算部，其执行基于选择概率来选择包含在日程中的候选条目的选择处理，基于选择处理的结果生成表示日程安排系统的搜索范围的信息。

公开(公告)号：CN110291503B

公开(公告)日：2023-04-25

申请号：CN201880009900.9

申请日：2018-02-02

Applicant: 株式会社日立制作所

Inventor： 仲川和志 ,  在塚俊之 ,  藤本和久 ,  渡边聪 ,  藤川义文

IPC: G06F9/50 ,  G06F12/00

Abstract: 在分布式DB系统的作为工作节点的各服务器中搭载加速器，将由应用程序服务器的应用程序生成的查询分成要由加速器执行的第一任务和要由软件执行的第二任务，并对分布式DB系统的服务器分配，服务器使加速器执行第一任务，由软件执行第二任务。

公开(公告)号：CN102593167A

公开(公告)日：2012-07-18

申请号：CN201210001137.X

申请日：2012-01-04

Applicant: 株式会社日立制作所

Inventor： 白石正树 ,  森睦宏 ,  铃木弘 ,  渡边聪

IPC: H01L29/739 ,  H01L21/331 ,  H01L25/07 ,  H02M1/00

CPC classification number: H01L29/7397 ,  H01L29/0661 ,  H01L29/0696 ,  H01L29/1095 ,  H01L29/402 ,  H01L29/4238 ,  H01L29/6634 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 提供了一种半导体装置，能够在保持低损失和高耐压的同时，提高栅极驱动电路对在导通开关时间段中的dv/dt的控制性。该半导体装置设置有：第1导电型的第1半导体层(4)；在其表面附近形成的第2导电型的第2半导体层(2)；与其电连接的第1主电极(11)，与第1半导体层(4)邻接且在与第2半导体层(2)相反侧的表面附近形成的第2导电型的第3半导体层(6)；在其上部上选择性地设置的第1导电型的第4半导体层(7)；与第3半导体层(6)以及第4半导体层(7)电连接的第2主电极(14)；其侧面与第4半导体层(7)和第3半导体层(6)接触且达到第1半导体层(4)的沟槽(17)；沿着该侧面通过多晶硅的边壁形成的栅极电极(9)；以及在沟槽(17)内离开栅极电极(9)而设置且与第2主电极(14)电连接的多晶硅电极(18)。