-
公开(公告)号：CN111081761B
公开(公告)日：2022-05-03
申请号：CN201911294299.5
申请日：2019-12-16
Applicant: 电子科技大学
IPC: H01L29/06 , H01L29/423 , H01L29/51 , H01L23/552 , H01L29/78 , H01L21/28 , H01L21/336
Abstract: 一种具有抗辐射加固结构的低功耗晶体管器件，其特征在于，包括衬底，位于衬底之上的埋氧层，位于所述埋氧层之上的体硅层，位于所述体硅层之中、两侧的源区和漏区，位于体硅层之上的栅氧化层，位于所述栅氧化层之上的栅极叠层结构，所述栅极叠层结构自下而上依次为下极板金属层/铁电层/上极板金属层，或者自下而上依次为铁电层/上极板金属层。本发明晶体管器件通过在栅氧化层上制作栅极叠层结构，实现沟道电势大于外部栅极电压，突破热力学限制下的60mV/dec的亚阈值摆幅，降低工作电压从而降低器件的功耗，同时通过多次分步离子注入，获得与体硅层具有相同厚度的源漏结深，使源漏结与底部的埋氧层接触，提高了器件的抗单粒子辐照能力。
-
公开(公告)号：CN112668268A
公开(公告)日：2021-04-16
申请号：CN202011597722.1
申请日：2020-12-29
Applicant: 电子科技大学
IPC: G06F30/34 , G06F30/347
Abstract: 本发明提出了一种高灵活性Flash型FPGA可编程逻辑单元结构，具有高可编程性、高自由度、高灵活性、低粒度等特点。该单元由与门、或门、与非门、多路复用器、Flash开关及相关导线组成，通过配置Flash开关，本可编程逻辑单元不仅能映射时序逻辑，同时还能映射组合逻辑。具体方式为通过编程高压对Flash开关进行编程以控制其闭合或断开，不同的Flash开关编程状态可以产生不同的电路结构。此外，为了提升可编程逻辑单元的时序性能和内部元件利用率，对于可编程逻辑模块的输入和输出通路做了优化，并且在满足输入输出端口数量的前提下可以至多同时映射两个独立的电路。这种高效的可编程逻辑单元结构同时也有助于优化FPGA芯片阵列设计，简化布线资源等。
-
公开(公告)号：CN102969316A
公开(公告)日：2013-03-13
申请号：CN201210470382.5
申请日：2012-11-20
Applicant: 电子科技大学
IPC: H01L27/092 , H01L29/06 , H01L21/8238
Abstract: 抗单粒子辐射MOSFET器件及制备方法，涉及集成电路技术。本发明包括高浓度衬底、源漏区、外延层、外延层异型阱和外延层同型阱，阱为倒掺杂阱，在漏区的垂直下方设置有部分埋氧层；在外延层同一类型阱的下方设置有与外延层类型相反的埋层，与阱边界形成PN结吸收层。本发明的有益效果是，单粒子所产生的瞬态电流脉冲时间宽度缩小了一倍，脉冲高度缩小为原来的40%。相对于SOI器件，可有效减弱自热效应以及浮体效应等。
-
公开(公告)号：CN116961655B
公开(公告)日：2023-12-08
申请号：CN202311219136.7
申请日：2023-09-21
Applicant: 电子科技大学
Abstract: 本发明提供了一种应用于高精度ADC的斩波采样电路，属于模拟集成电路设计领域。采样电路是ADC中必不可少的部分，在高精度的ADC中采样的精度会直接影响后续的处理结果。一般的采样电路存在比较高的噪声和失调电压，为了降低噪声和失调电压的影响，提高采样精度，本发明将斩波技术应用于采样当中，设计了可以应用于高精度ADC的斩波采样电路，使用较少的电路和开关，降低额外电路和开关噪声对信号质量的影响，可以有效减小失调电压，实现更加精准的采样。
-
公开(公告)号：CN116468090A
公开(公告)日：2023-07-21
申请号：CN202310297925.6
申请日：2023-03-24
Applicant: 电子科技大学
IPC: G06N3/063 , G06N3/0464 , G06N3/08 , G11C13/00
Abstract: 本发明公开了一种利用忆阻器所构建的卷积神经网络模型，涉及半导体集成电路和神经网络领域。所提出的卷积神经网络系统核心为忆阻器组成的卷积层和全连接层，以及与之配套的数据编码方法。本发明利用了忆阻器可实现多电阻态的特性，将卷积神经网络中的权重映射为忆阻器的电导，将卷积神经网络中的输入映射为忆阻器两端的电压，读取流经忆阻器的电流即可得到卷积层和全连接层运算之后的结果。相较于传统的卷积神经网络，本发明提出的网络可基于硬件实现，充分利用了忆阻器的多电阻态特性，具有功耗低、效率高、集成度高、与CMOS工艺兼容性好等优点。
-
Patent Agency Ranking
公开(公告)号：CN112541370A
公开(公告)日：2021-03-23
申请号：CN202011484527.8
申请日：2020-12-16
Applicant: 电子科技大学
IPC: G06K7/14
Abstract: 一种基于FPGA的QR码位置探测图形定位方法，属于QR码图像识别领域。本发明采用了一种新型的压缩存储方法，只需要进行两次扫描就可以获得3个位置探测图形的所有信息，包括横坐标、纵坐标、行扫描长度、列扫描长度，在大幅度减少存储空间占用的同时，提升了算法执行效率。本发明提供的一种基于FPGA的QR码位置探测图形定位方法，与现有技术相比，占用存储空间更小，效率更高，通过采用参数化设计，使得当输入图像的尺寸发生改变或者需要对内部参数进行调整的时候，无需对代码做过多修改。
-
公开(公告)号：CN111627980A
公开(公告)日：2020-09-04
申请号：CN202010240885.8
申请日：2020-03-31
Applicant: 电子科技大学
Abstract: 抗辐照双极器件的制备方法，涉及电子器件技术，本发明包括下述步骤：1)在N型衬底上生成厚牺牲层；2)厚牺牲层上光刻形成基极注入窗口，并由此窗口离子注入或扩散形成基区；3)掩膜下光刻出发射极注入窗口，由此离子注入或扩散形成发射区；4)掩膜下光刻并离子注入形成P+欧姆接触区，至此形成上表面覆盖有掩膜和厚牺牲氧化层的半导体区；5)去除掩膜和厚牺牲氧化层，在半导体区的上表面生长一厚度20～80nm的薄层抗辐射二氧化硅层；6)在发射区和间隔区的界面上方，沿二氧化硅层的上表面设置二氧化硅介质层和导电场板；7)分别设置连接基区、发射区和P+欧姆接触区的电极。在与现有技术同样的辐射环境下，本发明器件电流增益增加20％～30％。
-
公开(公告)号：CN110610983A
公开(公告)日：2019-12-24
申请号：CN201910840776.7
申请日：2019-09-06
Applicant: 电子科技大学
Abstract: 抗辐照器件及制备方法，涉及电子器件技术。本发明的抗辐照器件包括辐照敏感氧化层及硅衬底，其特征在于，所述硅衬底和辐照敏感氧化层之间设置有超薄氧化层和正电荷抑制层，且按照硅衬底、超薄氧化层、正电荷抑制层、辐照敏感氧化层的顺序重叠设置。本发明通过削弱二氧化硅与硅界面处捕获的正电荷的电场，从而降低二氧化硅的表面态Dit，达到抗电离辐照的效果。
-
公开(公告)号：CN107086214A
公开(公告)日：2017-08-22
申请号：CN201710127185.6
申请日：2017-03-06
Applicant: 电子科技大学
Inventor： 翟亚红
IPC: H01L23/64
CPC classification number: H01L28/40
Abstract: 电容及制备方法，涉及电子器件技术。本发明包括带有沟槽的衬底和设置于沟槽内的电容区，电容区包括自沟槽内表面向沟槽中心区域逐层顺次设置的扩散阻挡层、下电极、介质层和上电极，所述介质层的材料包含具有正交晶格结构的氧化铪。本发明的电容介质层获得铁电性。该铁电电容具有3D结构、与CMOS工艺兼容、大介电常数、可等比例缩小等特点。
-
公开(公告)号：CN117241031A
公开(公告)日：2023-12-15
申请号：CN202311187898.3
申请日：2023-09-14
Applicant: 电子科技大学
IPC: H04N19/182 , H04N19/174 , H04N19/42 , H04N19/44
Abstract: 本发明提供一种在GPU、AI芯片设计领域运用的无损图像压缩方法。所述图像压缩方法包括：将图像二进制数据按照块分割；或选择不采取块分割方式，进行整图压缩。对比了像素数据上下文后，进行压缩方式选择，并使用标识位进行标记后存储完成数据块的二进制编码数据；最后使用文件标识位、数据块标识码、压缩完成数据块、文件尾，输出压缩完成后的数据文件。通过本申请实施例中的方法，可以在原有的图像数据基础上进行高速高效率无损压缩，与现有压缩技术相比，在压缩效率不减少的情况下，压缩速度更快。通过采用参数化设计，使得当输入图像的尺寸发生改变或者需要对其他图像存储方式进行压缩需要对内部参数进行调整的时候，进行少量代码更改，即可以适配多种情形。
-
-
-
-
-
-
-
-
-
Search Results
28
records
(took 0.022 seconds)
