公开(公告)号：CN105701266A

公开(公告)日：2016-06-22

申请号：CN201410712156.2

申请日：2014-11-28

申请人： 国际商业机器公司

发明人： 刘洋 ,  欧鹏 ,  牛佳 ,  戴红卫

IPC分类号： G06F17/50

CPC分类号： G06F17/5031 ,  G01R31/31725 ,  G01R31/31726 ,  G06F17/50 ,  G06F17/5045 ,  G06F17/505 ,  G06F17/5059 ,  G06F2217/06 ,  G06F2217/84

摘要： 本公开内容涉及用于电路设计中的静态时序分析的方法和系统。在一个实施例中，公开了一种用于在电路设计的静态时序分析中计算路径延迟的方法，包括：确定所述电路设计的路径中的第一器件与第二器件的连接关系；基于所述连接关系生成与所述第一器件和所述第二器件相关联的延迟约束，所述延迟约束规定所述第一器件的第一器件延迟与所述第二器件的第二器件延迟之间的相关性；以及使用符合延迟约束的所述第一器件延迟和所述第二器件延迟来计算所述路径的路径延迟。还描述了相应的系统。

公开(公告)号：CN103777084B

公开(公告)日：2016-04-27

申请号：CN201210414739.8

申请日：2012-10-25

申请人： 英业达科技有限公司 ,  英业达股份有限公司

发明人： 陈彦豪

IPC分类号： G01R29/00

CPC分类号： G01R13/0209 ,  G01R31/31726 ,  G01R31/31727

摘要： 一种信号时间边限分析方法，包括下列步骤：接收输入信号、对输入信号进行撷取，以取得输入信号的主要波形、至少一第一次要波形与至少一第二次要波形，其中第一次要波形与第二次要波形分别位于主要波形之前与之后。统计第一次要波形与第二次要波形的产生数量，以产生第一数量与第二数量。依据第一数量、主要波形与第一次要波形及第二数量、主要波形与第二次要波形，产生第一与第二排列位元组合。整合第一与第二排列位元组合，以产生第三排列位元组合。对第三排列位元组合进行信号分析，以得到信号时间边限。

公开(公告)号：CN102057287B

公开(公告)日：2013-08-21

申请号：CN200880129655.1

申请日：2008-06-09

申请人： 株式会社爱德万测试

发明人： 根岸利幸

IPC分类号： G01R31/28

CPC分类号： G01R31/31726 ,  G01R31/31703

摘要： 测试装置将相邻的2个通道(CH1、CH2)作为1对来构成。定时比较器(TCP1、TCP2)以与选通信号(STRB1、STRB2)相应的定时判断从DUT输入的第1输出数据(DC1)、(DC2)的电平。时钟包络抽取部(CEin1、CEin2)抽取时钟的包络(CE1、CE2)。时钟恢复电路(CR1)再现选通信号(STRB1)。第1主锁存器(ML1)以第1选通信号(STRB1)锁存第1定时比较器的输出(S1)。第1从锁存器(SL1)以第1选通信号(STRB1)锁存时钟的包络(CE1)。第1从锁存器电路SL1的输出被提供给第2通道(CH2)侧的第2主锁存器电路(ML2)。与选通信号STRB1相应的信号由第1延迟电路(DLY1)施加可调节的延迟，并被提供到第2主锁存器(ML2)的时钟端子上。

公开(公告)号：CN102292913A

公开(公告)日：2011-12-21

申请号：CN201080005614.9

申请日：2010-01-08

申请人： 吉林克斯公司

发明人： 曼登·M·帕托 ,  保罗·T·萨萨奇

IPC分类号： H03K5/19 ,  H03M9/00 ,  H03L7/095 ,  G01R31/317 ,  G06F11/07

CPC分类号： G01R31/31726 ,  G01R31/318516 ,  H03K5/19 ,  H03M9/00

摘要： 一种电路(301)，其具有：第一部分(302)，其以第一速率接收数据；第二部分(305)，其以与所述第一速率同步但不相同的第二速率输出数据；第三部分(350)，其将来自所述第一部分(302)的数据传送到所述第二部分(305)；以及第四部分(361)，其响应于所述第一速率与第二速率之间的同步性的破坏而产生经错误检测的信号。不同的方面涉及一种方法，所述方法包含：在第一部分(302)中以第一速率接收数据；将来自所述第一部分(302)的数据传送到第二部分(305)；以第二速率输出来自所述第二部分(305)的数据，所述第二速率与所述第一速率同步但不相同；以及响应于对所述第一速率与第二速率之间的所述同步性的破坏的检测而产生经错误检测的信号。

公开(公告)号：CN102159960A

公开(公告)日：2011-08-17

申请号：CN200980136255.8

申请日：2009-09-15

申请人： 爱德万测试株式会社

发明人： 山田达也

IPC分类号： G01R31/3183 ,  G06F11/22

CPC分类号： G01R31/31726 ,  G01R31/31922

摘要： 本发明提供一种测试装置，其是测试被测试设备的测试装置，包括：主块，其包括产生主周期信号的主周期信号产生部，该主块根据主周期信号而动作；和从块，其包括产生从周期信号的从周期信号产生部，该从块根据从周期信号而动作；主周期信号产生部接收控制信号，再继续产生保持的主周期信号；从周期信号产生部接收控制信号，将从周期信号的相位数据初始化，且再继续产生保持的所述从周期信号。

公开(公告)号：CN102124357A

公开(公告)日：2011-07-13

申请号：CN200980132119.1

申请日：2009-08-19

申请人： 爱德万测试株式会社

发明人： 寒竹秀介

IPC分类号： G01R31/28

CPC分类号： G01R31/31726 ,  G01R31/31725 ,  G01R31/31727

摘要： 本发明公开了一种测试装置，对包括相互非同步动作的多个块的被测试设备进行测试的测试装置中，包括与多个块分别相应设置的多个域测试单元以及控制多个域测试单元的主体单元，其中，主体单元包括生成提供给多个域测试单元中的每一个基准动作时钟的基准动作时钟生成部，以及生成针对多个域测试单元中的每一个指示测试开始的测试开始信号的测试开始信号生成部，多个域测试单元中的每一个包括根据基准动作时钟生成测试时钟的测试时钟生成部，生成根据通过测试时钟生成部所得到的测试时钟对多个块中的相应块进行测试的测试信号，多个域测试单元中的每一个，以接收到测试开始信号为条件来开始测试信号的生成。

公开(公告)号：CN102057287A

公开(公告)日：2011-05-11

申请号：CN200880129655.1

申请日：2008-06-09

申请人： 株式会社爱德万测试

发明人： 根岸利幸

IPC分类号： G01R31/28

CPC分类号： G01R31/31726 ,  G01R31/31703

摘要： 测试装置将相邻的2个通道(CH1、CH2)作为1对来构成。定时比较器(TCP1、TCP2)以与选通信号(STRB1、STRB2)相应的定时判断从DUT输入的第1输出数据(DC1)、(DC2)的电平。时钟包络抽取部(CEin1、CEin2)抽取时钟的包络(CE1、CE2)。时钟恢复电路(CR1)再现选通信号(STRB1)。第1主锁存器(ML1)以第1选通信号(STRB1)锁存第1定时比较器的输出(S1)。第1从锁存器(SL1)以第1选通信号(STRB1)锁存时钟的包络(CE1)。第1从锁存器电路SL1的输出被提供给第2通道(CH2)侧的第2主锁存器电路(ML2)。与选通信号STRB1相应的信号由第1延迟电路(DLY1)施加可调节的延迟，并被提供到第2主锁存器(ML2)的时钟端子上。

公开(公告)号：CN101572538A

公开(公告)日：2009-11-04

申请号：CN200910132210.5

申请日：2009-04-28

申请人： 恩益禧电子股份有限公司

发明人： 田代靖典

IPC分类号： H03K19/003

CPC分类号： G01R31/31726 ,  H01L2924/0002 ,  H01L2924/00

摘要： 一种半导体装置，能够降低测试的成本。SiP(1)包括进行数据的发送和接收的AD芯片(2)和逻辑芯片(3)。AD芯片包括：AD转换电路(12a、12b)，生成并行数据；并串行转换电路(13a、13b)，对由AD转换电路生成的并行数据进行分割并按时间方向排列；以及选择电路(14a、14b)，从并串行转换电路的输出数据和将并行数据分割为能够在多个路径分别发送的分割数据中选择任一方而输出到逻辑芯片。逻辑芯片包括：串并行转换电路(15a、15b)，从按时间方向排列的数据复原原来的并行数据；和选择电路(16)，选择合成分割数据而成的原来的并行数据和由串并行转换电路复原的原来的并行数据并输出到端子(18)。

公开(公告)号：CN101512363A

公开(公告)日：2009-08-19

申请号：CN200780031829.6

申请日：2007-08-29

申请人： NXP股份有限公司

发明人： 保罗-亨利·普列西-孔蒂 ,  埃尔夫·樊尚

IPC分类号： G01R31/3185 ,  G01R31/317

CPC分类号： G01R31/318552 ,  G01R31/31726 ,  G01R31/31727 ,  G01R31/318594

摘要： 一种多时钟片基系统(D)，包括：i)内核(CE)，包括为了在其间交换测试数据而设的异步时钟域；ii)时钟发生器单元(CGU)，安排为用于为所述时钟域中的至少一部分供应主时钟信号(clk1－clko)；和iii)时钟控制模块(CC1－CCo)，分别安排为用于根据主时钟信号和根据控制信号定义功能时钟信号(这些控制信号用于将时钟控制模块(CC1)设定为正常模式或移位模式，正常模式允许测试数据从相应发出方时钟域传送到至少一个接收方时钟域，移位模式禁止这样的测试数据传输)。各个时钟控制模块(CC1)与下列部件相连接：同步装置(SM)，该同步装置安排为用于将时钟控制模块从移位模式切换到正常模式；和延迟装置(DM)，该延迟装置安排为用于在将这一时钟控制模块(CC1)设定为正常模式的时候，将供发出方时钟域使用的功能时钟信号的发出方投送边沿推后，以使这一发出方投送边沿暂时位于供接收方时钟域使用的时钟信号的各个相应接收方采集边沿之前，其中接收方时钟域是发出方时钟域必须要将测试数据发送到的时钟域。

公开(公告)号：CN101278205A

公开(公告)日：2008-10-01

申请号：CN200680036314.0

申请日：2006-08-03

申请人： 爱德万测试株式会社

发明人： 安夫尼·里 ,  葛岚·戈麦斯

IPC分类号： G01R31/319

CPC分类号： G01R31/31715 ,  G01R31/31716 ,  G01R31/31717 ,  G01R31/31726

摘要： 通过在每个底盘内在PXI_LOCAL上提供若干控制信号，并将这些控制信号提供到其它底盘而获得多个例如PXI等标准化底盘上的精确定时控制。最小公倍数(Least Common Multiple，LCM)信号使得所有时钟能够具有在每个LCM边沿出现的一致的时钟边沿。启动序列允许测试系统中的所有PXI扩展卡同时启动。MATCH线路使得引脚卡模块能够检验预期的DUT输出，并根据所述DUT输出检验的结果继续执行它们的局部测试程序或环回并重复所述局部测试程序的一部分。测试结束(End Of Test，EOT)线路使得如果任一引脚卡模块中的局部测试程序检测到错误，则所述引脚卡模块便能够突然结束在所有其它引脚卡模块中运行的局部测试程序。