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Patent Agency Ranking
公开(公告)号：CN113013142A
公开(公告)日：2021-06-22
申请号：CN202011502927.7
申请日：2020-12-18
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/538 , H01L21/768
Abstract: 本公开涉及一种集成芯片，集成芯片包含一下导电结构，下导电结构设置于一基板的上方。一蚀刻停止层被设置于下导电结构的上方，且一第一内连接介电层被设置于蚀刻停止层的上方。集成芯片还包含一内连接通孔，内连接通孔延伸通过第一内连接介电层与蚀刻停止层，以与下导电结构直接接触。一保护层围绕内连接通孔的最外侧壁。
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公开(公告)号：CN112530903A
公开(公告)日：2021-03-19
申请号：CN202010977955.8
申请日：2020-09-17
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/528 , H01L21/768
Abstract: 本公开涉及一种互连结构及形成该互连结构的方法。根据本公开的互连结构包含在基板之上的导线部件；在导线部件之上的导电蚀刻停止层；在导电蚀刻停止层之上的接触导孔；以及沿着导线部件的侧壁、导电蚀刻停止层的侧壁、及接触导孔的侧壁设置的阻障层。
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公开(公告)号：CN106711042A
公开(公告)日：2017-05-24
申请号：CN201610729204.8
申请日：2016-08-26
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/336 , H01L21/768
Abstract: 形成半导体器件的方法提供了前体，该前体包括具有第一区域和第二区域的衬底，其中，第一区域包括绝缘体并且第二区域包括晶体管的源极、漏极和沟道区域。该前体还包括位于绝缘体上方的栅极堆叠件以及位于沟道区域上方的栅极堆叠件。该前体还包括位于栅极堆叠件上方的第一介电层。该方法还包括使第一介电层部分地凹进；在凹进的第一介电层上方形成第二介电层；并且在第二介电层上方形成接触蚀刻停止(CES)层。在实施例中，该方法还包括在栅极堆叠件上方形成栅极导通孔，在S/D区域上方形成源极和漏极(S/D)导通孔，并且在栅极导通孔和S/D导通孔中形成通孔。本发明的实施例还涉及用于半导体中段制程(MEOL)工艺的方法和结构。
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公开(公告)号：CN106469675A
公开(公告)日：2017-03-01
申请号：CN201610596983.9
申请日：2016-07-27
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/768 , H01L23/528
Abstract: 根据一些实施例，本发明提供了一种制造集成电路的方法。该方法包括：提供在第一介电材料层中具有第一导电部件的衬底；选择性地蚀刻第一导电部件，从而在第一导电部件上形成凹进的沟槽；在第一介电材料层上、第一导电部件上和凹进的沟槽的侧壁上形成蚀刻停止层；在蚀刻停止层上形成第二介电材料层；在第二介电材料层中形成开口；并且在第二介电材料层的开口中形成第二导电部件。第二导电部件与第一导电部件电连接。本发明实施例涉及用于互连的结构和方法。
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公开(公告)号：CN103811414A
公开(公告)日：2014-05-21
申请号：CN201310047513.3
申请日：2013-02-06
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/768 , H01L23/522
CPC classification number: H01L23/5384 , H01L21/486 , H01L21/7682 , H01L21/76885 , H01L23/53223 , H01L23/53233 , H01L23/53238 , H01L23/53266 , H01L23/5329 , H01L23/53295 , H01L2924/0002 , H01L21/76883 , H01L2924/00
Abstract: 本发明涉及一种制造互连结构的方法，其中在半导体衬底上方形成牺牲层，然后通过蚀刻牺牲层以形成第一部件。图案化和蚀刻金属层以形成第二部件，然后沉积低k介电材料。该方法允许形成互连结构而不遭遇由多孔低k介电损伤引起的各种问题。
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