公开(公告)号：CN114792652A

公开(公告)日：2022-07-26

申请号：CN202210172290.2

申请日：2022-02-24

Applicant: 台湾积体电路制造股份有限公司

Inventor： 朱慧捷 ,  吴杰翰 ,  姚欣洁 ,  蔡政勋 ,  李忠儒

IPC: H01L21/768

Abstract: 本公开提出一种互连结构。示例性的互连结构包括第一导电部件，具有第一厚度；第一介电材料，与第一导电部件相邻设置，其中第一介电材料具有大于第一厚度的第二厚度；第二导电部件，与第一介电材料相邻设置；第一蚀刻停止层，设置在第一导电部件上；第二蚀刻停止层，设置在第一介电材料上；以及第二介电材料，设置在第一蚀刻停止层和第二蚀刻停止层上，其中第二介电材料与第一介电材料接触。在一些实施例中，第一蚀刻停止层包括第一材料，且第二蚀刻停止层包括不同于第一材料的第二材料。

公开(公告)号：CN106373920A

公开(公告)日：2017-02-01

申请号：CN201510849369.4

申请日：2015-11-27

Applicant: 台湾积体电路制造股份有限公司

Inventor： 黄建桦 ,  吴杰翰 ,  李忠儒

IPC: H01L21/768

Abstract: 本发明是关于形成导电特征的方法。根据本发明一实施例的方法包含：在导电层上形成图案化屏蔽层；在图案化屏蔽层和导电层上形成第一电介质层；选择性地蚀刻第一电介质层，由此而暴露图案化屏蔽层的上表面，其中第一电介质层的上表面低于图案化屏蔽层的顶面；移除图案化屏蔽层；以及选择性地蚀刻导电层，以形成具有楔形形状的导电特征。

公开(公告)号：CN106373920B

公开(公告)日：2020-11-06

申请号：CN201510849369.4

申请日：2015-11-27

Applicant: 台湾积体电路制造股份有限公司

Inventor： 黄建桦 ,  吴杰翰 ,  李忠儒

IPC: H01L21/768

Abstract: 本发明是关于形成导电特征的方法。根据本发明一实施例的方法包含：在导电层上形成图案化屏蔽层；在图案化屏蔽层和导电层上形成第一电介质层；选择性地蚀刻第一电介质层，由此而暴露图案化屏蔽层的上表面，其中第一电介质层的上表面低于图案化屏蔽层的顶面；移除图案化屏蔽层；以及选择性地蚀刻导电层，以形成具有楔形形状的导电特征。

公开(公告)号：CN115565936A

公开(公告)日：2023-01-03

申请号：CN202210223239.X

申请日：2022-03-09

Applicant: 台湾积体电路制造股份有限公司

Inventor： 朱慧捷 ,  吴杰翰 ,  蔡政勋 ,  李忠儒

IPC: H01L21/768 ,  H01L23/538

Abstract: 本发明实施例涉及半导体结构及其形成方法。根据本发明的一些实施例，一种半导体结构包含：第一金属化构件；第一电介质结构，其在所述第一金属化构件上方；第二金属化构件，其嵌入于所述第一电介质结构中；通路结构，其在所述第一金属化构件与所述第二金属化构件之间；及第一绝缘层，其在所述第一电介质结构与所述第一金属化构件之间且在所述第一电介质结构与所述通路结构之间。所述第一金属化构件沿着第一方向延伸，且所述第二金属化构件沿着不同于所述第一方向的第二方向延伸。所述第一绝缘层沿着所述第二方向覆盖所述通路结构的第一侧壁。

公开(公告)号：CN104733291B

公开(公告)日：2018-01-26

申请号：CN201410795211.9

申请日：2014-12-18

Applicant: 台湾积体电路制造股份有限公司

Inventor： 吴杰翰 ,  李忠儒 ,  蔡政勋 ,  谢铭峰 ,  刘如淦 ,  包天一 ,  眭晓林

IPC: H01L21/027 ,  H01L21/768

CPC classification number: H01L21/76816 ,  H01L21/02104 ,  H01L21/0274 ,  H01L21/0332 ,  H01L21/0337 ,  H01L21/30604 ,  H01L21/308 ,  H01L21/3086 ,  H01L21/31111 ,  H01L21/31116 ,  H01L21/31144 ,  H01L21/76802

Abstract: 一种形成目标图案的方法包括利用第一掩模在衬底上方形成多条线并且在衬底上方、多条线上方和多条线的侧壁上形成第一间隔件层。多条线被去除，从而在衬底上方提供图案化的第一间隔件层。该方法还包括在衬底上方、图案化的第一间隔件层上方和图案化的第一间隔件层的侧壁上形成第二间隔件层，并利用第二掩模在第二间隔件层上方形成图案化的材料层。借此，图案化的材料层和第二间隔件层共同地限定多个沟槽。本发明涉及用于集成电路图案化的方法。

公开(公告)号：CN115602614A

公开(公告)日：2023-01-13

申请号：CN202210003421.4

申请日：2022-01-04

Applicant: 台湾积体电路制造股份有限公司(TW)

Inventor： 吴杰翰 ,  朱慧捷 ,  余安棣 ,  魏慈慧 ,  蔡政勋 ,  李忠儒 ,  杨士亿 ,  请求不公布姓名

IPC: H01L21/768

Abstract: 一种用于制造半导体结构的方法，包括于介电结构中形成沟槽；在由所述沟槽所暴露的所述介电结构的侧表面上形成间隔层；在形成所述间隔层之后，在所述沟槽中形成第一导电特征件；移除所述介电结构的至少部分以形成凹槽；在所述凹槽中及所述第一导电特征件之上形成蚀刻停止层；以及在形成所述蚀刻停止层后，于所述凹槽中且于所述第一导电特征件之上沉积介电层。

公开(公告)号：CN112530903A

公开(公告)日：2021-03-19

申请号：CN202010977955.8

申请日：2020-09-17

Applicant: 台湾积体电路制造股份有限公司

Inventor： 吴杰翰 ,  蔡政勳 ,  吕志伟 ,  李忠儒

IPC: H01L23/528 ,  H01L21/768

Abstract: 本公开涉及一种互连结构及形成该互连结构的方法。根据本公开的互连结构包含在基板之上的导线部件；在导线部件之上的导电蚀刻停止层；在导电蚀刻停止层之上的接触导孔；以及沿着导线部件的侧壁、导电蚀刻停止层的侧壁、及接触导孔的侧壁设置的阻障层。

公开(公告)号：CN104733291A

公开(公告)日：2015-06-24

申请号：CN201410795211.9

申请日：2014-12-18

Applicant: 台湾积体电路制造股份有限公司

Inventor： 吴杰翰 ,  李忠儒 ,  蔡政勋 ,  谢铭峰 ,  刘如淦 ,  包天一 ,  眭晓林

IPC: H01L21/027 ,  H01L21/768

CPC classification number: H01L21/76816 ,  H01L21/02104 ,  H01L21/0274 ,  H01L21/0332 ,  H01L21/0337 ,  H01L21/30604 ,  H01L21/308 ,  H01L21/3086 ,  H01L21/31111 ,  H01L21/31116 ,  H01L21/31144 ,  H01L21/76802

Abstract: 一种形成目标图案的方法包括利用第一掩模在衬底上方形成多条线并且在衬底上方、多条线上方和多条线的侧壁上形成第一间隔件层。多条线被去除，从而在衬底上方提供图案化的第一间隔件层。该方法还包括在衬底上方、图案化的第一间隔件层上方和图案化的第一间隔件层的侧壁上形成第二间隔件层，并利用第二掩模在第二间隔件层上方形成图案化的材料层。借此，图案化的材料层和第二间隔件层共同地限定多个沟槽。本发明涉及用于集成电路图案化的方法。