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公开(公告)号：CN107026146B
公开(公告)日：2019-07-19
申请号：CN201610816528.5
申请日：2016-09-12
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/528 , H01L23/535 , H01L21/60
CPC classification number: H01L23/5286 , H01L21/76816 , H01L21/76892 , H01L23/5226 , H01L23/528 , H01L28/00
Abstract: 本发明涉及具有双电源轨结构的集成芯片。在一些实施例中，集成芯片具有第一金属互连层，该第一金属互连层具有在第一方向上延伸的下金属布线。第二金属互连层具有通过第一通孔层耦合至下金属布线并且在下金属布线上方在垂直于第一方向的第二方向上延伸的多个连接销。第三金属互连层具有在下金属布线和连接销上方在第一方向上延伸的上金属布线。上金属布线通过布置在第一通孔层上方的第二通孔层的方式耦合至连接销。将连接销连接至下金属布线和上金属布线减小了连接至连接销的电流密度，从而减小电迁移和/或IR问题。本发明的实施例还涉及集成芯片及其形成方法。
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公开(公告)号：CN110021597A
公开(公告)日：2019-07-16
申请号：CN201811446625.5
申请日：2018-11-29
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/088 , H01L21/8234
Abstract: 本发明的实施例描述了非平面半导体器件及其制造方法，非平面半导体器件诸如为具有一个或多个金属轨导体的鳍式场效应晶体管(finFET)。在一些情况下，一个或多个金属轨导体可以电连接至这些非平面半导体器件的栅极、源极和/或漏极区域。在这些情况下，可以利用一个或多个金属轨导体将各个非平面半导体器件的栅极、源极和/或漏极区域电连接至各种非平面半导体器件和/或其它半导体器件的其它栅极、源极和/或漏极区域。然而，在其它情况下，一个或多个金属轨导体可以与这些各个非平面半导体器件的栅极、源极和/或漏极区域隔离。这种隔离防止了一个或多个金属轨导体与这些非平面半导体器件的栅极、源极和/或漏极区域之间的电连接。
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公开(公告)号：CN107452732A
公开(公告)日：2017-12-08
申请号：CN201710301516.3
申请日：2017-05-02
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/02 , H01L23/535
Abstract: 本发明涉及集成芯片，该集成芯片使用金属带以通过将中间制程(MEOL)层耦合至电源轨来提高性能并且减少电迁移。在一些实施例中，集成芯片包括具有多个源极/漏极区域的有源区。有源区接触在第一方向上延伸的MEOL结构。在MEOL结构上方的位置处，第一金属引线在与第一方向垂直的第二方向上延伸。在第一方向上延伸的金属带布置在第一金属引线上方。金属带配置为将第一金属线连接至在第二方向上延伸的电源轨(如，该电源轨可以具有供电电压或接地电压)。通过以金属带的方式将MEOL结构连接至电源轨，可以降低寄生电容和电迁移。本发明还提供了集成芯片的形成方法。
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公开(公告)号：CN113053881B
公开(公告)日：2025-01-14
申请号：CN202110046250.9
申请日：2021-01-14
Applicant: 台湾积体电路制造股份有限公司
Abstract: 一种半导体结构包括：掩埋电源轨，设置在水平面中的第一方向上延伸的衬底上的第一鳍结构和第二鳍结构之间，第一鳍结构位于第一单元中，第二鳍结构位于第二单元中，第二单元在沿第一方向延伸的边界线处与第一单元邻接，掩埋电源轨提供第一电压；以及金属一(M1)金属轨道，设置在水平面中的在第二方向上延伸的M1层中。在掩埋电源轨和M1金属轨的相交处，该半导体结构还包括导电路径以向M1金属轨道提供第一电压，该导电路径具有在边界线上方沿第一方向延伸的第一金属零(M0)金属轨道。根据本申请的其他实施例，还提供了集成电路芯片和制造半导体结构的方法。
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公开(公告)号：CN113380792B
公开(公告)日：2024-06-07
申请号：CN202011291470.X
申请日：2020-11-18
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/088 , H01L27/092 , H01L21/8234 , H01L21/8238
Abstract: 器件包括第一晶体管、第二晶体管和接触件。第一晶体管包括第一源极/漏极、第二源极/漏极以及位于第一源极/漏极和第二源极/漏极之间的第一栅极。第二晶体管包括第三源极/漏极、第四源极/漏极以及位于第三源极/漏极和第四源极/漏极之间的第二栅极。接触件覆盖第一晶体管的第一源极/漏极和第二晶体管的第三源极/漏极。接触件电连接至第一晶体管的第一源极/漏极，并且与第二晶体管的第三源极/漏极电隔离。本发明的实施例还涉及半导体器件及其制造方法。
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Patent Agency Ranking
公开(公告)号：CN110991139B
公开(公告)日：2023-12-05
申请号：CN201910931515.6
申请日：2019-09-29
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F30/392 , H01L27/02
Abstract: 方法(制造半导体器件的)包括，对于存储在非暂时性计算机可读介质上的布局图，生成该布局图包括：选择布局图中的候选图案，候选图案是M_2nd层级中的第一导电图案(第一M_2nd图案)或M_1st层级中的第一导电图案(第一M_1st图案)；确定候选图案满足一个或多个标准；并且改变候选图案的尺寸，从而修改布局图。本发明的实施例还涉及制造半导体器件的方法和用于制造半导体器件的系统。
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公开(公告)号：CN113206080B
公开(公告)日：2023-07-21
申请号：CN202110407791.X
申请日：2021-04-15
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/088 , H01L27/092 , H01L21/8234 , H01L21/8238
Abstract: 集成电路包括具有前侧和背侧的条结构。栅极结构位于条结构的前侧上。该集成电路包括位于条结构的前侧之上的多个沟道层，其中多个沟道层中的每个包围在栅极结构内。隔离结构围绕条结构。集成电路包括位于隔离结构中的背侧通孔。外延结构位于条结构的前侧上。集成电路包括位于外延结构上方的接触件。接触件具有位于外延结构的第一侧上的第一部分。接触件的第一部分延伸至隔离结构中并且接触背侧通孔。该集成电路包括位于条结构的背侧上并且接触背侧通孔的背侧电源轨。本发明的实施例还涉及集成电路的形成方法。
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公开(公告)号：CN116247064A
公开(公告)日：2023-06-09
申请号：CN202310070877.7
申请日：2023-01-17
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本发明的实施例提供了一种集成电路，包括第一有源区、第一接触件、第一栅极、第一导线、第一导体和第一通孔。在一些实施例中，第一有源区沿第一方向延伸。在一些实施例中，第一接触件在第二方向上延伸，并且至少与第一有源区重叠。在一些实施例中，第一栅极沿第二方向延伸，并且与第一有源区重叠。在一些实施例中，第一导线沿第一方向延伸，并且与第一栅极重叠。在一些实施例中，第一导体与第一接触件、第一栅极和第一导线重叠，并且在第一方向和第二方向上延伸。在一些实施例中，第一通孔位于第一导体和第一导线之间，并且将第一导体和第一导线电连接在一起。本发明的实施例还提供了一种制造集成电路的方法。
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公开(公告)号：CN110661518B
公开(公告)日：2023-04-11
申请号：CN201811629442.7
申请日：2018-12-29
Applicant: 台湾积体电路制造股份有限公司
IPC: H03K17/687 , H01L27/02
Abstract: 本发明的实施例公开了双传输门和用于双传输门的各种示例性集成电路布局。集成电路布局表示双高度集成电路布局，也称为双规则集成电路布局。这些双规则集成电路布局包括电子器件设计基板面的多行中的第一组行，和电子器件设计基板面的多行中的第二组行，以容纳半导体堆叠件的第一金属层。第一组行可以包括诸如第一PMOS晶体管和第一NMOS晶体管的第一对CMOS晶体管，并且第二组行可以包括诸如第二PMOS晶体管和第二NMOS晶体管的第二对CMOS晶体管。这些示例性集成电路布局公开了设置在半导体堆叠件的氧化物扩散(OD)层、多晶硅层、金属扩散(MD)层、第一金属层和/或第二金属层内的各种几何形状的各种配置和布置。
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公开(公告)号：CN108735705B
公开(公告)日：2023-03-31
申请号：CN201711077497.7
申请日：2017-11-06
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/498
Abstract: 一种半导体装置或结构包括第一图案金属层，所述第一图案金属层设置在第一供电金属区与第二供电金属区之间，所述第一图案金属层包括内部路线及电源路线。跟随引脚将第一供电金属区耦合到电源路线。第二供电金属区比第一供电金属区宽。第一供电金属区具有与第一图案金属层实质上相同的厚度。第一供电金属区包含第一金属且跟随引脚包含第二金属。
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