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公开(公告)号：CN114758959A
公开(公告)日：2022-07-15
申请号：CN202210298274.8
申请日：2022-03-24
申请人： 长江存储科技有限责任公司
发明人： 严孟
IPC分类号： H01L21/60 , H01L27/11521 , H01L27/11526 , H01L27/11551 , H01L27/11568 , H01L27/11573 , H01L27/11578
摘要： 本公开实施例提供一种存储器、键合结构及其制作方法，所述键合结构包括多个间隔排布的导电结构，所述键合结构的制作方法包括：在所述导电结构上形成保护层；形成多个间隔排布的连接结构；其中，所述连接结构用于键合连接；在所述多个连接结构之间形成覆盖所述保护层的第一绝缘结构；所述第一绝缘结构与所述连接结构的表面用于构成键合面。
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公开(公告)号：CN114743975A
公开(公告)日：2022-07-12
申请号：CN202210333550.X
申请日：2022-03-31
IPC分类号： H01L27/11517 , H01L27/11521 , H01L29/423
摘要： 本发明提供了一种鳍式浮栅存储器件，包括：衬底；隔离层，其位于衬底一侧面；鳍片，其位于隔离层远离衬底一侧面；隧穿介质层，其包覆于鳍片外周；浮栅，其包覆于隧穿介质层外周；栅氧化层，其包覆于浮栅外周；控制栅，其包覆于栅氧化层外周；其中，隧穿介质层的顶部厚度与侧壁的厚度比值为(2～3):1。本发明的鳍式浮栅存储器件，针对鳍式结构在工作过程中载流子浓度不均的问题，将隧穿介质层的顶部厚度与侧壁的厚度比值设置为(2～3):1，即本发明采用相对于顶部隧穿层更薄的侧边隧穿层，通过该结构使得鳍片(Fin)中的电子和空穴更容易通过注入和隧穿穿过介质层到达浮栅。
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公开(公告)号：CN114695536A
公开(公告)日：2022-07-01
申请号：CN202110901484.7
申请日：2021-08-06
申请人： 爱思开海力士有限公司
IPC分类号： H01L29/423 , H01L27/11521
摘要： 非易失性存储器装置可包括基板、第一浮置栅极、第二浮置栅极、第三浮置栅极和第四浮置栅极。基板可包括有源区域。第一至第四浮置栅极可形成在基板上。第一至第四浮置栅极可径向布置以与有源区域部分地交叠。第一浮置栅极和第三浮置栅极可沿第一方向彼此面对。第一浮置栅极和第三浮置栅极可具有不对称平面形状。第一浮置栅极和第二浮置栅极可在基本上垂直于第一方向的第二方向上彼此面对。第一浮置栅极和第二浮置栅极可具有不对称平面形状。第三浮置栅极和第四浮置栅极可沿第二方向彼此面对。第三浮置栅极和第四浮置栅极可具有不对称平面形状。第四浮置栅极和第二浮置栅极可沿第一方向彼此面对。第四浮置栅极和第二浮置栅极可具有不对称平面形状。
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公开(公告)号：CN114631185A
公开(公告)日：2022-06-14
申请号：CN202180004960.3
申请日：2021-12-15
申请人： 长江存储科技有限责任公司
IPC分类号： H01L27/11521 , H01L27/11556 , H01L27/11568 , H01L27/11582
摘要： 一种三维(3D)存储装置包括具有交错的导电层和电介质层的堆叠结构，以及沿第一方向延伸穿过堆叠结构的沟道结构。沟道结构在沟道结构的底部处与3D存储装置的源极接触。沟道结构包括半导体沟道和半导体沟道之上的存储膜。存储膜包括第一有角结构，并且所述存储膜在所述第一有角结构下方的所述底部处的第一直径小于所述存储膜在所述第一有角结构上方的上部处的第二直径。
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公开(公告)号：CN114597212A
公开(公告)日：2022-06-07
申请号：CN202011432949.0
申请日：2020-12-10
申请人： 旺宏电子股份有限公司
IPC分类号： H01L27/11521 , H01L27/11556 , H01L27/11568 , H01L27/11582
摘要： 本发明公开了一种存储元件及其制造方法，其中，该存储元件包括：衬底、叠层结构、多个接垫以及保护层。衬底具有阵列区与阶梯区。叠层结构配置在衬底上。叠层结构包括交替叠层的多个介电层与多个导体层。接垫配置在阶梯区的衬底上。接垫分别连接导体层，以形成阶梯结构。保护层配置在叠层结构上，以与最顶导体层接触。保护层的靠近最顶接垫处的顶面具有弧形轮廓。
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公开(公告)号：CN114551454A
公开(公告)日：2022-05-27
申请号：CN202011432921.7
申请日：2020-12-10
申请人： 旺宏电子股份有限公司
IPC分类号： H01L27/11521 , H01L27/11556 , H01L27/11568 , H01L27/11582
摘要： 本发明公开了一种三维存储器元件及三维存储器元件的制造方法。此方法包含提供前驱结构，此前驱结构包含衬底、多层叠层、多个垂直通道柱及阻隔结构。第一狭缝及第二狭缝沿着第一方向形成于多层叠层及衬底中，其中第一狭缝及第二狭缝之间具有间距，且第二狭缝切割阻隔结构。以导电层取代第二绝缘层的一部分。第一狭缝结构及第二狭缝结构形成在第一狭缝及第二狭缝中，其中第一狭缝结构及第二狭缝结构在第二方向上分隔垂直通道柱，且第二方向不同于第一方向。
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公开(公告)号：CN114551245A
公开(公告)日：2022-05-27
申请号：CN202210265964.3
申请日：2022-03-11
申请人： 上海华虹宏力半导体制造有限公司 , 华虹半导体(无锡)有限公司
IPC分类号： H01L21/336 , H01L29/788 , H01L27/11521
摘要： 本发明提供了一种闪存器件及其制造方法，其中，所述闪存器件的制造方法包括：提供衬底，所述衬底上依次形成有浮栅材料层、控制栅材料层及硬掩模层；刻蚀所述硬掩膜层和所述控制栅材料层，形成暴露部分所述浮栅材料层的第一开口；沿所述第一开口向下刻蚀所述浮栅材料层和部分所述衬底形成第二开口，使所述第二开口的底部低于所述衬底的表面一设定距离；在所述第二开口内形成字线；以及，在所述字线两侧的衬底上依次形成浮栅和控制栅。本发明通过刻蚀部分衬底使后续形成的字线的底部低于衬底表面，从而增加所述字线的有效长度，减小了闪存器件的短沟道效应，提高了闪存器件的写入效率。
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公开(公告)号：CN110797342B
公开(公告)日：2022-05-27
申请号：CN201910986340.9
申请日：2019-10-17
申请人： 上海华力集成电路制造有限公司
IPC分类号： H01L27/11519 , H01L27/11521 , H01L27/11526 , H01L27/11531
摘要： 本申请公开了一种存储器件的制造方法及该存储器件，包括：提供一衬底，该衬底包括存储单元区域和外围电路区域；对存储单元区域的有源区进行离子注入；在衬底上沉积隔离层，隔离层的最内层包括氧化硅层，隔离层的最外层包括氮化硅层；对隔离层进行刻蚀，直至衬底平面上的氧化硅层暴露在外；对外围电路区域的源端进行离子注入；在衬底沉积氧化硅层，使衬底上的图形被氧化硅层覆盖；去除存储单元区域的氧化硅层；通过湿刻蚀工艺去除存储单元区域最外层的氮化硅层；对存储区域的漏端进行离子注入。本申请能够在对栅极的侧墙进行减薄的同时不对外围电路的侧墙进行减薄，进而在保证ILD填充良率的基础上，满足外围电路的侧墙厚度以提高击穿电压窗口。
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公开(公告)号：CN110838491B
公开(公告)日：2022-05-10
申请号：CN201810929487.X
申请日：2018-08-15
申请人： 无锡华润上华科技有限公司
IPC分类号： H01L27/11521
摘要： 本发明涉及一种半导体结构，包括：衬底；浮栅，设于所述衬底上；硅氧化物层，覆盖所述浮栅；无掺杂多晶硅层，设于所述硅氧化物层上；介质层，设于所述无掺杂多晶硅层上；及金属层，设于所述介质层上。本发明将传统的作为SAB的SiO2介质替换成硅氧化物层+无掺杂多晶硅层，使得硅氧化物层在厚度较薄的情况下，仍然能够通过无掺杂多晶硅层保证良好的电子隔绝能力，从而可以兼顾填充能力与电子隔绝能力。
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公开(公告)号：CN107768373B
公开(公告)日：2022-05-10
申请号：CN201610666685.2
申请日：2016-08-15
申请人： 华邦电子股份有限公司
IPC分类号： H01L27/11521 , H01L29/788 , H01L21/336
摘要： 本发明涉及一种存储元件及其制造方法，所述存储元件包括基底与栅极结构。栅极结构位在基底上。栅极结构包括堆叠栅极以及位在堆叠栅极旁的选择栅极。选择栅极的最高顶面低于堆叠栅极的最高顶面。通过在现有的存储元件的堆叠栅极区域中形成堆叠栅极与选择栅极。在不增加栅极面积的情况下，本发明存储元件可具有高程序化效率、减少干扰、增加数据保持与循环耐久裕度、低功率消耗以及避免过度抹除等功效。
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