公开(公告)号：CN100554986C

公开(公告)日：2009-10-28

申请号：CN200510084033.X

申请日：2005-07-12

Applicant: 富士通微电子株式会社

Inventor： 石川胜哉

IPC: G01R31/28 ,  G01R31/26

CPC classification number: G01R31/318586 ,  G01R31/2815

Abstract: 为了实现对包括在其内部具有不支持JTAG测试的输入/输出端子的半导体器件在内的印刷电路板的JTAG测试，一个器件在逻辑上被分为诸如支持JTAG测试的器件和不支持JTAG测试的器件这样的两个器件，边界扫描FF被插入到这两个器件之间，以与用相同方式配置的另一器件组合起来，并且两个器件的不支持JTAG测试的部分被等同地组合，从而被当作一个不支持JTAG测试的器件。然后，该器件被夹到支持JTAG测试的器件之间，并且进行JTAG测试。

公开(公告)号：CN101558562A

公开(公告)日：2009-10-14

申请号：CN200680056567.4

申请日：2006-12-08

Applicant: 富士通微电子株式会社

Inventor： 船越纯

IPC: H03K5/02

CPC classification number: H03K19/018528

Abstract: 本发明是一种不产生剩余电流的电平位移电路，其特征在于，包括电平位移部，该电平位移部与产生高电位的高电位电源、产生低电位的低电位电源、产生接地电位的接地电位电源连接，接收在所述低电位和接地电位之间摆动的低电位信号，并将该低电位信号变换成在所述高电位和接地电位之间摆动的高电位信号后输出；反相器部，该反相器部对来自所述电平位移部的所述高电位信号进行反相放大；以及N型MOS晶体管，该N型MOS晶体管与反相器部串联连接在所述高电位电源和接地电位电源之间，其栅极电极连接在所述低电位电源上，并且向所述反相器部提供接地电位。另外，如果使用上述的电平位移电路，则能够提供不管模拟电源和逻辑电源的接通顺序如何都不会产生剩余电流的半导体电路装置。

公开(公告)号：CN100550437C

公开(公告)日：2009-10-14

申请号：CN200580051461.0

申请日：2005-08-31

Applicant: 富士通微电子株式会社

Inventor： 片山雅也

IPC: H01L31/10 ,  H01L27/146

CPC classification number: H01L27/14689 ,  H01L27/14609 ,  H01L27/14623 ,  H01L31/022408 ,  H01L31/103

Abstract: 本发明提供一种光电二极管，形成在硅衬底上，其特征在于，具有：受光区域，其形成在所述硅衬底表面，并由形成pn结合的第一导电型的扩散区域构成，中间区域，其以位于所述受光区域的方式形成在所述硅衬底表面，并由所述第一导电型的扩散区域构成，接触区域，其以位于所述中间区域的方式形成在所述硅衬底表面，并由所述第一导电型的扩散区域构成，密封层，其形成在所述硅衬底表面的所述中间区域外侧部分，并由第二导电型的扩散区域构成，电极，其形成在所述硅衬底表面，并与所述接触区域接触；所述密封层与构成所述中间区域的扩散区域的侧端部相对向。

公开(公告)号：CN101552556A

公开(公告)日：2009-10-07

申请号：CN200810184035.X

申请日：2008-12-12

Applicant: 富士通微电子株式会社

Inventor： 宫前亨

IPC: H02M3/155

CPC classification number: H02M3/1582 ,  H02M2001/0022

Abstract: 本发明公开了DC－DC转换器、DC－DC转换器控制方法和电子设备。该DC－DC转换器包括控制单元，该控制单元控制电感中存储的电流和从可电耦合到电感的输出端子输出的输出电压。当输出电压响应于可电耦合到输出端子的负载而低于给定值时，控制单元将第一时段和第二时段指派给给定时段。第一时段是响应于输入电压和基准电压、电流被存储在电感中的时段，并且第二时段是响应于输入电压和输出电压、电感中存储的电流被提供给输出端子的时段。

公开(公告)号：CN100547554C

公开(公告)日：2009-10-07

申请号：CN200710142027.4

申请日：2007-08-20

Applicant: 富士通微电子株式会社

Inventor： 笹崎勋

IPC: G06F11/00

CPC classification number: G06F11/10

Abstract: 本发明提供了一种错误处理方法和信息处理装置。错误处理方法通过以下步骤来对在CPU的总线上生成的错误进行处理：通过总线错误输入部分向CPU输入在CPU的指令总线和数据总线中的至少一个上生成的总线错误；通过CPU的总线错误计数器部分对总线错误计数；以及基于总线错误计数器部分的值来指定与CPU相耦合的存储器部分的区域。

公开(公告)号：CN100546395C

公开(公告)日：2009-09-30

申请号：CN200410101687.4

申请日：2004-12-20

Applicant: 富士通微电子株式会社

Inventor： 大塚竜志 ,  田平孝彦 ,  屋森章弘

IPC: H04N11/04 ,  H04N7/32

CPC classification number: H04N19/186 ,  H04N19/112 ,  H04N19/51 ,  H04N19/56

Abstract: 本发明公开了一种具有基于垂直分量的运动向量校正的运动估计和补偿设备，该设备避免了在运动向量估计过程中可能引入的色度分量偏差。该设备具有用于在给定隔行扫描色度亚采样的视频信号中找出运动向量的运动向量估计器。估计器通过将亮度中的绝对差值和(SAD)用作相似性度量来将参考画像中的每个候选块和原始画像中的目标块进行比较，选取最小化SAD的最佳匹配候选块，并确定其相对于目标块的位移。在此过程中，估计器给予每个候选块的SAD一个从相应的运动向量的垂直分量确定的偏移量，从而避免色度偏差。然后运动补偿器利用这样的运动向量来产生预测画像，并通过从原始画像中减去预测画像来计算预测误差。

公开(公告)号：CN100545945C

公开(公告)日：2009-09-30

申请号：CN200510053886.7

申请日：2005-03-14

Applicant: 富士通微电子株式会社

Inventor： 儿玉刚

IPC: G11C11/419 ,  G11C7/00

CPC classification number: G11C7/1048 ,  G11C11/413 ,  G11C2207/002 ,  G11C2207/005

Abstract: 本发明公开了一种半导体存储器，在该半导体存储器中，能以节省空间的方式来恢复在写入数据时由于耦合电容所引起的位线电势的降低，而不会增加读取时的负载。选择电路响应于选择信号而选择互补位线，并且将所选择的互补位线连接到写入数据总线或者读取数据总线。当写入数据时，电压提升电路部分基于将被写入的数据而选择出互补位线对中的一条位线所连接的读取数据总线，并提高所选择的读取数据总线的电势，其中被选出的那条位线位于与电势被降低的位线相对的位置上。这样一来，就可以恢复由于位线之间的耦合电容的影响而被降低的电势电平。

公开(公告)号：CN100543582C

公开(公告)日：2009-09-23

申请号：CN03817041.8

申请日：2003-04-11

Applicant: 富士通微电子株式会社

Inventor： 青山肇 ,  大泽森美 ,  八尾辉芳 ,  荻野宏三

IPC: G03F1/08 ,  H01L21/027

CPC classification number: G03F1/36 ,  G03F1/44

Abstract: 校正装置的构成包括：具有测试图形的试验用光掩模(1)；利用该试验用光掩模(1)，作为距离的函数并按与开口率的关系定量化测试图形上的上述尺寸变动的定量化机构(2)；将具有多个实际器件图形的曝光区域分割为多个校正区域，按每一个校正区域算出开口率的开口率算出机构(3)；用开口率算出机构算出的开口率输入到用试验用光掩模(1)定量化的结果中，按每一个校正区域算出实际器件图形的尺寸变动，据此校正实际器件图形的设计数据的数据校正机构(4)；校正邻近效应的邻近效应校正机构(5)。借助于该校正装置，定量地估计在蚀刻中所曝光的图形上发生的尺寸变动，据此能够容易且正确地校正图形尺寸。

公开(公告)号：CN101536505A

公开(公告)日：2009-09-16

申请号：CN200680056345.2

申请日：2006-11-16

Applicant: 富士通微电子株式会社

Inventor： 中里功太

IPC: H04N5/92

CPC classification number: H04N9/8042 ,  G11B27/034 ,  G11B2220/2541 ,  H04N5/85

Abstract: 具有进行GOP间管理的装置的影像记录装置包括：GOP检测单元(15)，对进行编码和多路复用后输出的多路复用后的分组进行监视，检测包含GOP的分组；计数单元(16)，对多路复用后的分组的数量进行计数；ATS附加单元(17)，对多路复用后的分组附加ATS(ArrivalTime Stamp)，当包含GOP的分组在没有达到预定分组数单位的分组数就已结束时，使作为ATS附加的时刻只前进对应于该不足部分的分组数的时间量。

公开(公告)号：CN100541463C

公开(公告)日：2009-09-16

申请号：CN200710135708.8

申请日：2007-08-10

Applicant: 富士通微电子株式会社

Inventor： 堀崎泰伸

IPC: G06F13/18

CPC classification number: G06F13/364

Abstract: 当有4个访问请求源A、B、C和D时，一个具有A、B、C和D的优先级顺序的优先级表(编号1)，一个具有B、D、A和C的优先级顺序的优先级表(编号2)，一个具有C、A、D和B的优先级顺序的优先级表(编号3)，以及一个具有D、C、B和A的优先级顺序的优先级表(编号4)被准备。使用这些表的顺序预先被按照上述顺序确定。在顺序上紧接上次仲裁时使用的优先级表的优先级表或，当上次仲裁时使用的优先级表在顺序上位于底部时，在顺序上位于顶端的优先级表被使用。基于使用的优先级表中定义的优先级级别，一个被接受的访问请求被选择。