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公开(公告)号：CN113076282A
公开(公告)日：2021-07-06
申请号：CN202110429945.5
申请日：2021-04-21
申请人： 中国人民解放军国防科技大学
IPC分类号： G06F15/173 , G06F11/263
摘要： 针对处理器片上网络中存在维序的要求，维序进一步导致死锁产生的问题，本发明提供一种面向处理器片上网络的死锁处理方法，包括检测片上网络是否存在死锁，若存在死锁则通过写入空数据的方法撤销死锁的事务然后将之前未完成的事务恢复到网络中重新执行，对于不可避免的死锁，本发明首先检测其发生；然后通过特殊方法打破死锁依赖换，让请求能够以完成，但无需保证事务的正确性；最后将执行有误的事务重新执行。采用本发明的片上网络可以对产生的死锁进行撤销并恢复执行，不需要设计各种限制条件来防止死锁绝对不产生，从而有利于网络性能的提升。
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公开(公告)号：CN111414148A
公开(公告)日：2020-07-14
申请号：CN202010259365.1
申请日：2020-04-03
申请人： 中国人民解放军国防科技大学
摘要： 本发明公开了一种面向高性能处理器的混合型FIFO数据存储方法及装置，装置包括RAM存储器、选择器、寄存器组和FIFO控制器，FIFO写数据端口分别与RAM存储器的输入端、选择器的一个输入端相连，RAM存储器输出端与选择器的另一个输入端相连，选择器的输出端通过寄存器组与FIFO读数据端口相连，且RAM存储器、选择器、寄存器组的控制端分别与FIFO控制器相连。本发明能够兼具RAM型FIFO和寄存器型FIFO的优点，兼具访问速度快、存储容量大的特点，可利用RAM存储器、寄存器组之间的通道进行后台数据搬移，隐藏RAM访问延时，使其具有访问速度快的特点。
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公开(公告)号：CN118446178A
公开(公告)日：2024-08-06
申请号：CN202410648117.4
申请日：2024-05-23
申请人： 中国人民解放军国防科技大学
IPC分类号： G06F30/398 , G06F30/327
摘要： 本发明公开了一种大规模verilog程序层次化抽象验证方法及系统，本发明方法包括为被验证的大规模verilog程序的模块进行分层；针对各层模块采用自下而上的层次化抽象验证，包括从将底层的模块开始遍历直至遍历完顶层的模块，且针对遍历得到的任意第i层模块：若第i层模块为底层的模块则基于精确语义进行功能规范验证；否则基于第i‑1层模块状态迁移关系的抽象语义构造第i层模块的抽象模型，并根据第i层模块的抽象模型完成对第i层模块的功能规范验证。本发明旨在实现适用于大规模verilog程序功能正确性的形式化验证，解决形式化验证方法中大规模verilog程序的状态空间爆炸问题。
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公开(公告)号：CN117995259A
公开(公告)日：2024-05-07
申请号：CN202410028984.8
申请日：2024-01-08
申请人： 中国人民解放军国防科技大学
摘要： 本发明公开了一种面向多核处理器的存储器测试激励生成方法及系统，本发明面向多核处理器的存储器测试激励生成方法包括：针对多核处理器存储器的测试特征进行免疫进化算法的抗体符号编码，随机生成M个表示测试激励的抗体作为免疫进化算法初代的种群；对种群进行免疫进化算法的变异操作、交叉操作中的至少一种以更新种群；判断是否满足预设的结束条件，若不满足预设的结束条件则继续进化迭代以更新种群；否则将最后得到的种群中的抗体作为生成的测试激励输出。本发明旨在面向多核处理器实现有监督地生成存储器测试激励，以最少的冗余测试激励尽快覆盖不同的覆盖功能点，减少测试时间。
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公开(公告)号：CN116050312A
公开(公告)日：2023-05-02
申请号：CN202310074294.1
申请日：2023-01-17
申请人： 中国人民解放军国防科技大学
发明人： 潘国腾 , 付文杰 , 铁俊波 , 周理 , 罗莉 , 荀长庆 , 周海亮 , 邓林 , 龚锐 , 石伟 , 张剑锋 , 刘威 , 冯权友 , 唐潇 , 卢辉鸿 , 赵王 , 唐诗雯 , 廖焕乾
IPC分类号： G06F30/327 , G06F30/343
摘要： 本发明公开了一种基于链表树的硬件逻辑设计层次结构信息提取方法及系统，本发明基于链表树的硬件逻辑设计层次结构信息提取方法包括使用综合工具将硬件设计的RTL代码综合为一组网表文件，提取网表文件中的信息，得到硬件设计综合报告文件，处理硬件设计综合报告文件生成基于链表树的硬件逻辑设计层次结构信息，本发明从一组硬件模块网表文件中提取设计层级结构信息，并以链表树的方式组织和存储，为逻辑划分算法提供输入，本发明具有层次结构信息提取方便、存储空间资源占用少的优点，并且可进行可视化展示以便于FPGA原型验证系统开发人员直观地理解硬件逻辑设计层次结构。
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公开(公告)号：CN115794705A
公开(公告)日：2023-03-14
申请号：CN202211564289.0
申请日：2022-12-07
申请人： 中国人民解放军国防科技大学
IPC分类号： G06F13/38 , G06F13/40 , G06F15/78 , G06F30/398 , G06F111/20 , G06F115/02
摘要： 本发明公开了一种用于芯片原型快速功能验证的CHI总线存储器，包括链路管理模块、信用控制模块、事务处理模块、报文缓存模块以及SRAM模块，所述报文缓存模块分别与链路管理模块、信用控制模块、事务处理模块相连，所述事务处理模块与SRAM模块相连，所述链路管理模块、信用控制模块以及报文缓存模块分别与CHI总线接口相连，本发明用于芯片原型快速功能验证的CHI总线存储器，可用于替换高性能多核处理器或SoC芯片中的DDR、HBM等复杂协议的真实存储控制器，快速搭建芯片快速原型系统以满足芯片原型的快速验证需求，提高了验证资源、验证效率，便于部署。
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公开(公告)号：CN115688089A
公开(公告)日：2023-02-03
申请号：CN202211476721.0
申请日：2022-11-23
申请人： 中国人民解放军国防科技大学
摘要： 本发明公开了一种PCIE协议的安全扩展方法、系统及介质，本发明PCIE协议的安全扩展方法包括：S101，将CPU下发的访问请求生成携带安全信息的PCIE报文并发送给目标终端设备；S102，目标终端设备在收到携带有安全信息的PCIE报文后，根据安全信息实施CPU对目标终端设备的安全访问控制，安全访问控制可根据需要采用资源粒度或设备粒度的访问允许和拒绝。本发明PCIE协议的安全扩展方法、系统及介质将PCIE协议报文中引入安全信息，使得PCIE协议是安全感知的，在PIO方向上将终端设备纳入处理器端的可信执行环境，实现对卸载到片外PCIE设备端的数据的安全防护。
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公开(公告)号：CN115658917A
公开(公告)日：2023-01-31
申请号：CN202211321803.8
申请日：2022-10-26
申请人： 中国人民解放军国防科技大学
IPC分类号： G06F16/36 , G06F16/35 , G06F16/335 , G06F16/31 , G06F40/279 , G06N3/0442 , G06N3/048 , G06N3/08
摘要： 本发明公开了一种作战仿真模型知识图谱构建系统，包括：模式层和数据层；模式层与数据层连接；模式层，用于设置作战仿真模型知识图谱工程模式；数据层，用于根据作战仿真模型知识图谱工程模式，处理作战仿真模型的相应数据。依据该系统所构建的作战仿真模型知识图谱，可以具有较为完备的作战仿真模型资源以及相关知识进行作战仿真进而有效提高可行性、可靠性和可信性。
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公开(公告)号：CN111666730B
公开(公告)日：2022-10-28
申请号：CN202010440900.3
申请日：2020-05-22
申请人： 中国人民解放军国防科技大学
摘要： 本发明公开了一种基于信号名哈希匹配的Verilog模块接口信号自动连接方法及系统，本发明方法首先通过扫描Verilog模块的信号名称，构建各个模块输出信号的哈希表，然后利用哈希表的高速查找技术，对各个模块的接口信号名称按照三种规则进行匹配；最后依据各个模块接口的匹配结果自动连接各个模块的接口信号。本发明能够以很低的复杂度完成大规模Verilog硬件设计的模块接口信号自动连接，大大降低硬件设计师的工作负担，设所有待连接的Verlog模块的接口信号总数为N，该方法能够以接近O(3N)的复杂度完成所有接口信号的匹配并完成信号的自动连接。
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公开(公告)号：CN113807046A
公开(公告)日：2021-12-17
申请号：CN202111178143.8
申请日：2021-10-09
申请人： 中国人民解放军国防科技大学
IPC分类号： G06F30/398 , G06F11/36
摘要： 本发明公开了一种测试激励优化回归验证方法、系统及介质，本发明方法包括针对芯片设计的回归测试集合，分别计算各个功能点集合的所有测试激励的测试激励指标集合以及各个功能点集合的功能点指标；将各个功能点集合按照功能点指标降序；将各个功能点集合的所有测试激励按照测试激励指标集合中的测试激励指标排序；采用预设的调度策略，从排序优化后的功能点集合中选取测试激励，生成新的测试激励序列，直至排序优化后的功能点集合为空。本发明能够实现复杂芯片如众核处理器、高阶路由芯片敏捷设计的回归测试激励集的优化，实现缺陷检测率、功能点覆盖率的优化目标，可提高回归测试的效率。
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