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公开(公告)号：CN118586335A
公开(公告)日：2024-09-03
申请号：CN202410803493.6
申请日：2024-06-20
申请人： 中国人民解放军国防科技大学
IPC分类号： G06F30/331 , G06F119/06
摘要： 本发明公开了一种多功能通用型功耗场景捕捉装置及其应用方法，本发明装置包括进程封装部件和装置内核两部分，所述进程封装部件用于基于仿真器将用户需求的命令打包封装以用于对装置内核进行功能配置、信息读取和模式选择，所述装置内核用于在收到封装的命令后对一个或多个被测设计部件DUT的翻转率进行收集、缓存、多粒度柔化处理、峰值点甄别，以及根据功耗目标执行针对翻转率的处理结果进行选择性信息输出。本发明旨在既能准确捕捉峰值功耗，又能为根据平均功耗计算提供相对科学的波形数据及翻转率信息，同时还可为程序分与优化与选取提供各种目标功耗场景波形、翻转率等信息，在保证准确性的情况下，一遍仿真即可获得所有数据。
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公开(公告)号：CN113807046B
公开(公告)日：2024-05-31
申请号：CN202111178143.8
申请日：2021-10-09
申请人： 中国人民解放军国防科技大学
IPC分类号： G06F30/398 , G06F11/36
摘要： 本发明公开了一种测试激励优化回归验证方法、系统及介质，本发明方法包括针对芯片设计的回归测试集合，分别计算各个功能点集合的所有测试激励的测试激励指标集合以及各个功能点集合的功能点指标；将各个功能点集合按照功能点指标降序；将各个功能点集合的所有测试激励按照测试激励指标集合中的测试激励指标排序；采用预设的调度策略，从排序优化后的功能点集合中选取测试激励，生成新的测试激励序列，直至排序优化后的功能点集合为空。本发明能够实现复杂芯片如众核处理器、高阶路由芯片敏捷设计的回归测试激励集的优化，实现缺陷检测率、功能点覆盖率的优化目标，可提高回归测试的效率。
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公开(公告)号：CN116627890A
公开(公告)日：2023-08-22
申请号：CN202310563472.7
申请日：2023-05-18
申请人： 中国人民解放军国防科技大学
IPC分类号： G06F15/78 , G06F12/0806 , G06F30/30
摘要： 本发明公开了一种标记与数据不对称的目录与高速缓存融合装置及应用方法，本发明装置包括均采用组相联设计且不对称的标记阵列和数据阵列，所述标记项存储有目录项的共享列表向量以用于记录该标记项对应的数据项在上层高速缓存中的分布情况来实现目录的功能；所述不对称的标记阵列和数据阵列是指：标记阵列包含M个组、每一组包含N个存储体，所述数据阵列每一组包含K个标记项，且N大于等于K。本发明旨在基于标记与数据不对称的设计将目录项存储的信息融入标记阵列中使得目录和高速缓存融为一体，实现高效能的片上存储，能够有效降低硬件开销、提升片上存储系统性能。
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公开(公告)号：CN111611147B
公开(公告)日：2023-05-30
申请号：CN202010596818.X
申请日：2020-06-28
申请人： 中国人民解放军国防科技大学
IPC分类号： G06F11/34 , G06F11/30 , G06F30/398 , G06F30/331 , G06F115/10
摘要： 本发明公开了一种处理器内部通用接口性能检测与分析方法、系统及介质，本发明方法包括数据提取、数据预处理、性能计算等步骤，通过在硅前验证阶段监测处理器内部接口的数据报文，计算得到系统中各接口性能和数据流在各相邻接口之间的延时等性能数据，继而分析得到系统的整体性能和定位系统性能瓶颈，为设计师进行代码优化提供依据和方向。本发明可在RTL阶段就进行性能分析，不止性能分析时间左移，在硅前进行性能优化，还可以精准定位性能瓶颈，降低性能优化难度，最重要的是可以在流片前对芯片具体性能情况有比较精准的把握。同时本发明具有广泛地适用性，既可以用于软模拟仿真平台，也可以用于硬件仿真加速器平台和FPGA平台。
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公开(公告)号：CN114757134A
公开(公告)日：2022-07-15
申请号：CN202210468101.6
申请日：2022-04-29
申请人： 中国人民解放军国防科技大学
IPC分类号： G06F30/34 , G06F30/31 , G06F115/12
摘要： 本发明公开了一种用于FPGA原型验证系统的文件导出方法及系统，本发明方法包括将待测设计下载到FPGA原型验证系统中；使用设备树文件引导上位机的操作系统启动，设备树中的内存节点中包含定义为保留内存的子节点，用于保留一段操作系统不使用且连续的内存空间以用于存储要输出的数据文件；在上位机的操作系统中将需要导出的数据文件搬移到保留的内存空间中；向FPGA原型验证系统发送文件导出命令，获得需要导出的数据文件。本发明能够在FPGA原型验证系统在没有外设IO设备或IO接口的条件下，便捷、高速地将存储于内存中的文件导出至上位机或服务器中，缩短文件导出时间，提高对待验证设计代码进行功能验证和性能验证的效率。
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公开(公告)号：CN111597135B
公开(公告)日：2022-04-12
申请号：CN202010561517.3
申请日：2020-06-18
申请人： 中国人民解放军国防科技大学
摘要： 本发明公开了一种透明桥和非透明桥功能可选的PCIE交换器及多主机系统，PCIE交换器包括透明桥、第一选择器、第二选择器、第三选择器以及非透明桥，第一选择器的固定端口作为上游端口，第一选择器的选择端口分别与透明桥的上游端口、第二选择器的一个选择端口相连，第二选择器的选择端口与透明桥的下游端口相连，第二选择器的固定端口分为两路且其中一路串接非透明桥后与第三选择器的一个选择端口相连、另一路作为非透明桥的旁路通道与第三选择器的另一个选择端口相连，第三选择器的固定端口作为PCIE交换器的一个下游端口。本发明能够实现透明桥和非透明桥功能可选，实现地址路由和ID路由兼容。
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公开(公告)号：CN113076282A
公开(公告)日：2021-07-06
申请号：CN202110429945.5
申请日：2021-04-21
申请人： 中国人民解放军国防科技大学
IPC分类号： G06F15/173 , G06F11/263
摘要： 针对处理器片上网络中存在维序的要求，维序进一步导致死锁产生的问题，本发明提供一种面向处理器片上网络的死锁处理方法，包括检测片上网络是否存在死锁，若存在死锁则通过写入空数据的方法撤销死锁的事务然后将之前未完成的事务恢复到网络中重新执行，对于不可避免的死锁，本发明首先检测其发生；然后通过特殊方法打破死锁依赖换，让请求能够以完成，但无需保证事务的正确性；最后将执行有误的事务重新执行。采用本发明的片上网络可以对产生的死锁进行撤销并恢复执行，不需要设计各种限制条件来防止死锁绝对不产生，从而有利于网络性能的提升。
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公开(公告)号：CN112468401A
公开(公告)日：2021-03-09
申请号：CN202011349475.3
申请日：2020-11-26
申请人： 中国人民解放军国防科技大学
IPC分类号： H04L12/761 , G06N3/04 , G06N3/063 , G06K9/62
摘要： 本发明公开了一种用于类脑处理器的片上网络路由通信方法及片上网络，本发明方法包括根据SNN模型的神经元的交互情况，将通信频率更高的神经元划分为不同的子块映射到类脑处理器；在类脑处理器的NoC结构上为每个神经元创建了多条多播路径，类脑处理器通过处理单元PE模仿脉冲神经元的行为，当神经元产生脉冲时，处理单元PE访问本地的多播路径SRAM得到该神经元相对应的多播路径，并将多播数据包输出至多播路径，多播数据包在片上网络中传输直到此多播路径传输完成为止。本发明能有效支持基于NoC互连的类脑处理器的海量通信，又不会给NoC带来复杂的设计和存储开销。
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公开(公告)号：CN111669220A
公开(公告)日：2020-09-15
申请号：CN202010441850.0
申请日：2020-05-22
申请人： 中国人民解放军国防科技大学
摘要： 本发明公开了一种RapidIO通信阻塞修复方法及系统，本发明RapidIO通信阻塞修复方法包括向与第一节点进行RapidIO通信的第二节点发送复位控制符号，并监测端口初始化过程，当端口初始化过程完成后跳转执行下一步；令第一节点的系统复位信号在预设数量的时钟内有效，并在所述预设数量的时钟内，与所述第二节点重新建立连接并复位第一节点的状态机；控制第一节点中所有与RapidIO通信相关的模块进行复位。本发明能有效解决RapidIO通信阻塞问题，当通信双方在通信过程中出现RapidIO通信中断场景时，自动恢复双方通信。
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公开(公告)号：CN111665432A
公开(公告)日：2020-09-15
申请号：CN202010441876.5
申请日：2020-05-22
申请人： 中国人民解放军国防科技大学
IPC分类号： G01R31/28
摘要： 本发明公开了一种芯片引脚复用模块的验证方法、装置、设备及存储介质，本发明验证方法的实施步骤包括：获取芯片引脚复用模块的所有信号；分别针对芯片引脚复用模块的每一信号，根据用于验证所述信号的连通性的脚本文件对所述信号的连通性进行验证，并对其中的功能信号根据用于验证该功能信号的功能性的脚本文件对该功能信号的功能性进行验证。本发明能解决芯片引脚复用模块的验证工作既繁琐又容易出错的问题，实现芯片引脚复用模块验证的自动化，大幅度减少验证工作量，提高验证的准确性。
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