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公开(公告)号：CN117373511A
公开(公告)日：2024-01-09
申请号：CN202311387404.6
申请日：2023-10-25
Applicant: 北京大学
Abstract: 本发明公开一种实现静态和动态多值内容可寻址存储器的方法，属于新型存储与计算技术领域。本发明基于双栅调控的互补铁电场效应晶体管在无需额外硬件开销的前提下原位扩展为多值静态CAM模式和多值动态CAM模式，使得CAM的密度得到提升，并且可以实现更加细粒度的距离度量，提高计算任务准确率；且本发明在两种模式下均只需要一次写操作以及一个搜索信号，相较于传统基于双分支互补支路的CAM单元，需要两次写操作以及两个不同的写信号，降低了写功耗以及搜索功耗。
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公开(公告)号：CN117371371A
公开(公告)日：2024-01-09
申请号：CN202311273502.7
申请日：2023-09-28
Applicant: 无锡北京大学电子设计自动化研究院
IPC: G06F30/3308 , G06F30/327
Abstract: 本申请涉及一种电路门级逻辑仿真方法、装置、计算机设备和存储介质。所述方法包括：对仿真电路的逻辑单元库进行预处理，获得逻辑扩展状态表；根据预设处理算法对仿真电路进行并行分析，获得目标并行计算方案；基于目标并行计算方案和逻辑扩展状态表进行仿真，获得目标逻辑仿真结果。采用本方法能够实现了灵活、通用的并行门级逻辑仿真、节省仿真计算的成本以及加快并行计算的执行效率。
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公开(公告)号：CN117337047A
公开(公告)日：2024-01-02
申请号：CN202311437100.6
申请日：2023-11-01
Applicant: 北京大学
IPC: H10B53/30
Abstract: 本发明公开了一种基于CMOS工艺流程的嵌入式铁电存储器的集成方法，属于半导体存储器技术领域。本发明在不影响CMOS电路性能、不新增光刻版、不增加铁电存储器单元面积的前提下，利用CMOS逻辑工艺平台已有技术，在片上嵌入式集成大面积的铁电存储器，该大面积铁电存储器的版图面积不超出控制其操作的晶体管面积。因此解决了在CMOS逻辑工艺平台将大面积铁电存储器与传统CMOS器件混合集成的问题。
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公开(公告)号：CN117334741A
公开(公告)日：2024-01-02
申请号：CN202311451303.0
申请日：2023-11-02
Applicant: 北京大学
IPC: H01L29/78 , H01L29/51 , H01L21/336
Abstract: 本发明是一种高线性度高耐久FeFET及其制备方法。所述FeFET包括硅衬底，硅衬底表面是图形化的氧化铝界面层，氧化铝界面层上是由铪铝氧铁电层、铪锆氧铁电层和位于这两个铁电层之间的氧化铝薄层组成的混合铁电层，栅极位于混合铁电层上，源漏分别位于混合铁电层下方的硅沟道区两侧。相比于单一材料铁电层的FeFET，本发明基于铪锆氧和铪铝氧混合铁电层的FeFET在施加连续写入电压下表现出更加线性的电导变化，从而提高了权重更新的线性度；同时，高相对介电常数氧化铝界面层和混合铁电层中的氧化铝薄层可以抑制界面陷阱电荷俘获并防止混合铁电层击穿，优化了FeFET的耐久性。该高线性度高耐久FeFET存储器与CMOS逻辑电路可以在同一芯片上集成，实现高能效的片上存内计算。
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公开(公告)号：CN117295341A
公开(公告)日：2023-12-26
申请号：CN202311274402.6
申请日：2023-09-28
Applicant: 北京大学
Abstract: 本发明提供一种铁电非易失存储器及制备方法，其中的存储器包括衬底、依次设置在衬底上方的源侧控制栅、存储栅和漏侧控制栅；其中，在衬底上设置源极和漏极，位于源极和漏极之间的衬底区域形成隔离源极和漏极的沟道；在沟道和存储栅之间设置有铁电层，存储栅用于向铁电层的上表面施加电压，以改变铁电层的极化状态；源侧控制栅和漏侧控制栅用于控制沟道导通或关闭；通过控制存储栅、源极、源侧控制栅、漏侧控制栅以及漏极的电压，实现数据的写入、读取以及擦除。利用上述发明能够提高存储密度，降低功耗，增强可靠性。
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Patent Agency Ranking
公开(公告)号：CN117253514A
公开(公告)日：2023-12-19
申请号：CN202311204972.8
申请日：2023-09-18
Applicant: 北京超弦存储器研究院 , 北京大学
IPC: G11C11/22
Abstract: 本发明公开了一种面向铁电随机存储器的数据读写方法，属于半导体存储器领域。该方法分为写入数据操作与读出数据操作，在写入数据与读出数据操作过程中分别对字线、位线和板线施加电压脉冲，其中写入数据操作中的写入脉冲宽度大于读出数据操作中的读出脉冲宽度，为非对称脉冲操作。本发明实现了写入数据时，器件的铁电极化趋于饱和，同时读出数据时，减少了读脉冲对存储状态的破坏，提升存储数据的稳定性。采用本发明能够提升FeRAM的读出窗口，并降低FeRAM的误码率。
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公开(公告)号：CN117198349A
公开(公告)日：2023-12-08
申请号：CN202311081219.4
申请日：2023-08-25
Applicant: 北京大学
Abstract: 本发明公开了一种面向交叉点阵存储器的低扰动操作方法，属于半导体存储器领域。该操作方法由连续的对存储器阵列中字线与位线施加的脉冲周期组成；通过扰动恢复的方式，利用字线与位线的特殊电压脉冲设计，实现在存储器访问过程中对未选中存储单元的扰动恢复操作，以减小扰动脉冲对单元存储状态的影响，提升存储数据的稳定性。采用本发明实现了更小的读写扰动，更低的误码率以及更高的存储窗口，同时能够极大提升存储器对多次访问扰动的抵抗能力。
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公开(公告)号：CN116959528A
公开(公告)日：2023-10-27
申请号：CN202311141769.0
申请日：2023-09-06
Applicant: 北京大学 , 北方集成电路技术创新中心(北京)有限公司
IPC: G11C13/00
Abstract: 本发明提供了一种面向多值忆阻器阵列的写‑校验电路及方法，属于微电子技术领域；本发明电路包括控制状态机、高电压通路和读出电路，通过写‑校验电路中控制状态机控制高电压通路和读出电路，实现对多值忆阻器阵列的写‑校验，写‑校验电路的读出电路中钳位放大器、钳位三极管和读出电阻组成的钳位电路使得可以读出具有更大开关比的器件的电导值，实现多值器件的精确读出；同时写‑校验方法中等待功能的引入，减少脉冲施加次数，降低弛豫时间对编程精度的影响，可以用更高的精度实现器件的编程。
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公开(公告)号：CN116913335A
公开(公告)日：2023-10-20
申请号：CN202310865318.5
申请日：2023-07-14
Applicant: 北京大学
Abstract: 本发明提供一种基于半导体存储器件2T0C的非运放钳位存内计算电路，属于半导体和CMOS超大规模集成电路中的存储器与存内计算技术领域，包括一个n行m列的2T0C阵列、输入驱动电路、写字线驱动电路、读写电路和输出电路，具有写入、读取、刷新和计算功能，计算时先对2T0C阵列读位线电容预充电压，再由输入驱动电路和输出电路配合，使输入与权值均为“1”的存储单元上有电流流过，该电流对读位线电容放电产生压降，该压降正比于同一列上权值与输入均为“1”的单元的个数之和，实现输出向量等于输入向量与权值矩阵相乘的计算，相比运放钳位读位线电压的设计，本设计全程无直流通路，且无运放功耗，可以得到更高计算能效。
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公开(公告)号：CN116863983A
公开(公告)日：2023-10-10
申请号：CN202310584808.8
申请日：2023-05-23
Applicant: 北京大学
IPC: G11C13/00 , H01L23/528 , G11C11/22 , G11C11/16
Abstract: 本发明提供一种密排式1T1R阵列架构及其数据处理方法，其中的密排式1T1R阵列架构包括至少两个循环单元，各所述循环单元均包括两个纵向对称设置的子阵列，其中，所述子阵列包括一个晶体管串联通路，所述晶体管串联通路包括两个横向对称且相串联的晶体管串联组，两个所述晶体管串联组的输入端均与源线SL相连，所述晶体管串联通路中的各晶体管的控制极均与字线WL相连，在所述晶体管串联通路中的各晶体管的输出端均与相应的位线BL之间连接有新型存储器。本发明提供的密排式1T1R阵列架构及其数据处理方法能够解决现有的新型存储器架构容易出现漏电串扰或无法进一步提升集成密度的问题。
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