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公开(公告)号：CN101145077A
公开(公告)日：2008-03-19
申请号：CN200710149587.2
申请日：2007-09-12
申请人： 松下电器产业株式会社
CPC分类号： G06F1/3203 , G06F1/3237 , G06F1/3243 , G06F1/3296 , Y02D10/128 , Y02D10/152 , Y02D10/172 , Y02D50/20
摘要： 本发明涉及微控制器及其相关技术。其中，电源单元布置在CPU和电源装置之间，用于向CPU供电。进行程序所必需的信息从所述CPU备份至信息保持单元。当生成电源断开因素时，电源控制单元向所述CPU输出断开请求信号。所述CPU一接收到所述断开请求信号，就起动电源断开微程序，将所述进行程序所必需的信息备份至所述信息保持单元，并在完成备份之后，向所述电源控制单元输出备份完成信号。所述电源控制单元一接收到所述备份完成信号，就向所述电源单元输出电源断开控制信号。所述电源单元一从所述电源控制单元接收到所述电源断开控制信号，就断开对所述CPU的电源供应。
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公开(公告)号：CN1253769C
公开(公告)日：2006-04-26
申请号：CN200310104404.7
申请日：2003-10-28
申请人： 松下电器产业株式会社
CPC分类号： G06F1/3237 , G06F1/3203 , G06F1/3287 , Y02D10/128 , Y02D10/171
摘要： 本发明提供一种数据传送装置及其接口控制半导体集成电路、以及协议处理电路控制方法。可以降低具有有关按照IEEE1394标准的数据传送的、处理AV系列和PC系列等协议的多个协议处理电路的接口控制半导体集成电路的电能消耗。作为具有多个协议处理电路的接口控制半导体集成电路，针对上述多个协议处理电路的每一个设置进行时钟供给/切断的开关。然后，控制该开关，对于多个协议处理电路，只向需要使用的电路供给时钟，而切断没有使用的电路供给的时钟。
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公开(公告)号：CN1761946A
公开(公告)日：2006-04-19
申请号：CN200480007338.4
申请日：2004-02-26
IPC分类号： G06F11/16
CPC分类号： G06F1/3237 , G06F1/3203 , G06F1/3287 , G11C2207/2281 , Y02D10/126 , Y02D10/128 , Y02D10/171
摘要： 集成电路包括多个处理级，每个处理级包括处理逻辑(2)、无延迟锁存器(4)、延迟锁存器(8)和比较器(6)。无延迟锁存器(4)在无延迟捕获时间从处理逻辑(2)捕获输出。在以后的延迟捕获时间，延迟锁存器(8)也捕获来自处理逻辑(2)的值。比较器(6)比较这些值，并且如果它们不相等，则指示无延迟值捕获得太快，并且应该由延迟值代替。紧接着无延迟值的捕获，该无延迟值被传递到随后的处理级，并相应地使用错误恢复机制来抑制随后处理级已发生的错误处理，诸如在重新启动时钟之前选通时钟，并使正确信号值可通过随后的处理逻辑传播。调节集成电路的操作参数，诸如时钟频率、工作电压、体偏压、温度等，以便以增加总体性能的方式维持有限的非零出错率。
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公开(公告)号：CN1761927A
公开(公告)日：2006-04-19
申请号：CN200480007397.1
申请日：2004-03-17
CPC分类号： G06F1/3237 , G06F1/3203 , G06F1/3287 , G11C2207/2281 , Y02D10/126 , Y02D10/128 , Y02D10/171
摘要： 提供一种集成电路，包括：多个处理级，所述处理级中至少一个具有可用于对至少一个处理级输入值执行处理操作以产生处理逻辑输出信号的处理逻辑；以及低功率模式控制器，可用于控制所述集成电路在所述集成电路执行所述处理操作的工作模式与所述集成电路保持信号值但不执行所述处理操作的待机模式之间转换；其中所述处理级中所述至少一个具有：不延迟锁存器，可用于在不延迟捕捉时间捕捉所述处理逻辑输出信号的不延迟值；以及延迟锁存器，可用于在所述工作模式期间在延迟捕捉时间捕捉所述处理逻辑输出信号的延迟值，所述延迟捕捉时间迟于所述不延迟捕捉时间，所述不延迟值在所述延迟捕捉时间之前作为处理级输入值传递给后续处理级，以及所述不延迟值与所述延迟值之间的差异表明所述处理操作在所述不延迟捕捉时间未完成；所述延迟锁存器可用于在所述待机模式期间在所述不延迟锁存器断电及丢失所述不延迟值时保持所述延迟值；以及所述延迟锁存器制作成具有低功耗。
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公开(公告)号：CN1615475A
公开(公告)日：2005-05-11
申请号：CN03802233.8
申请日：2003-01-15
申请人： 皇家飞利浦电子股份有限公司
发明人： R·H·詹森
CPC分类号： G06F1/3215 , G06F1/3237 , G06F1/3253 , G06F1/3287 , Y02D10/128 , Y02D10/151 , Y02D10/171 , Y02D50/20
摘要： 一种系统配置成在总线上不活动期间禁用目标装置的总线接口。总线控制器处理来自发起者的数据和控制信号，建立用于与发起者进行数据传输的发起者到目标通信路径。在总线控制器正处理数据和控制信号的同时，活动检测器注意来自发起者的请求的出现，并启用各目标上的总线接口。当目标发出信号以通知完成数据传输操作时，活动检测器注意来自目标的完成信号的出现，并禁用各目标的目标接口。为了提供功耗的实质性降低，目标接口的启用和禁用通过控制时钟系统时钟向各目标接口的传播来实现。单个活动检测器是持续有效的，以便每当出现数据传输发起就对其进行检测，有效地消除了对各独立目标总线接口执行这种连续监测功能的需要。
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公开(公告)号：CN1573643A
公开(公告)日：2005-02-02
申请号：CN200410034335.1
申请日：2004-04-12
申请人： 威盛-赛瑞斯公司
发明人： 查理F·谢勒
IPC分类号： G06F1/10
CPC分类号： G06F1/3237 , G06F1/10 , Y02D10/128
摘要： 一种分级式时钟门控电路，用来分配一时钟信号给一功能方块的电路单元，分级式时钟门控电路包含一第一级时钟脉冲门，用来选择性地提供该时钟信号，多个第二级时钟脉冲门，连接到该第一级时钟脉冲门，用来选择性地提供该时钟信号；以及多个第三级时钟脉冲门，每一第三级时钟脉冲门连接在一第二级时钟脉冲门以及功能方块的一电路单元之间，用来选择性地提供时钟信号给功能方块的电路单元；当该时钟脉冲门启动时，该时钟信号由该第一级时钟脉冲门、其中的一第二级时钟脉冲门以及其中的一第三级时钟脉冲门传送到该对应的该功能方块的电路单元。
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公开(公告)号：CN1550016A
公开(公告)日：2004-11-24
申请号：CN02816928.X
申请日：2002-08-29
申请人： 模拟设备公司
发明人： 约恩·瑟伦森 , 保罗·D·克里瓦切克 , 迈克尔·艾伦 , 马克·邦斯
CPC分类号： G06F11/3636 , G06F1/04 , G06F1/08 , G06F1/3203 , G06F1/3237 , G06F1/324 , G06F1/3287 , G06F1/3296 , G06F9/3836 , G06F9/3851 , G06F9/3869 , G06F9/4843 , G06F12/0842 , G06F12/0859 , G06F13/28 , G06F13/385 , G06F2213/3814 , H03L7/0802 , H03L7/095 , H03L7/183 , H04W88/06 , Y02D10/126 , Y02D10/128 , Y02D10/151 , Y02D10/171 , Y02D10/172 , Y02D10/24 , Y02D50/20 , Y02D70/1222 , Y02D70/124 , Y02D70/142 , Y02D70/144 , Y02D70/164 , Y10S331/02
摘要： 提供了用于以持续突发模式访问快速存储器的方法和装置。所述装置包含：处理器，其用于执行包含存储器访问指令的指令，该处理器生成表示下一个存储器访问是否是顺次接着当前存储器访问的下一个访问信号；存储器，其具有运行的持续突发模式；以及总线接口单元，其用于响应于存储器访问指令来控制对存储器的访问。在下一个访问信号被肯定时，总线接口单元启动存储器的持续突发模式。
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公开(公告)号：CN1540464A
公开(公告)日：2004-10-27
申请号：CN200410028382.5
申请日：2004-03-11
申请人： 威盛电子股份有限公司
发明人： 周书弘
IPC分类号： G05B19/04
CPC分类号： G06F1/3203 , G06F1/3237 , G06F1/3275 , Y02D10/128 , Y02D10/13 , Y02D10/14 , Y02D50/20
摘要： 一种电子装置的省电控制电路，具有电源控制电路、振荡器、时钟产生器、保留电路和多任务致能模块。当此电子装置要进入省电模式时，停止产生振荡器所产生的振荡时钟信号和时钟产生器所产生的工作时钟信号。因为数字时钟信号是由振荡时钟信号或是工作时钟信号而产生，所以也会停止产生数字时钟信号。并且还可以利用电源控制电路控制振荡器、时钟产生器、或多任务致能模块的信号，顺带关闭电子装置中的快闪只读存储器。
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公开(公告)号：CN1432156A
公开(公告)日：2003-07-23
申请号：CN01810482.7
申请日：2001-05-30
申请人： 松下电器产业株式会社
CPC分类号： H04N19/423 , G06F1/04 , G06F1/3203 , G06F1/3237 , G06F5/14 , G06F13/122 , H04N19/61 , Y02D10/128
摘要： 本发明的数据处理装置和数据处理方法根据从指令发布源发布的各种处理指令控制时钟，当第1缓冲存储器发生下溢时，不结束数据处理指令地进行数据传送要求，根据数据传送指令的结束再次进行数据处理。这样，可停止数据未传送期间和数据未处理期间的时钟的供给，可减少消耗电力，另外，当第1缓冲存储器发生下溢时，指令发布源不需要再次发布数据处理指令，可减少指令发布数。
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公开(公告)号：CN1415085A
公开(公告)日：2003-04-30
申请号：CN00818055.5
申请日：2000-10-23
申请人： 英特尔公司
CPC分类号： G06F1/3203 , G06F1/3237 , G06F1/3287 , G06F9/4418 , Y02D10/128 , Y02D10/171
摘要： 一种系统具有具备多种状态(包括唤醒状态和睡眠状态)的处理器、包括存储器控制器和各种存储器设备的存储器子系统，以及第二存储器。当从睡眠状态转换为唤醒状态时，第二存储器中的系统使用软件来对存储器控制器进行初始化。系统检测到来自唤醒事件的触发，并响应于该来自唤醒事件的触发来执行被存储在第二存储器中的软件，以便对存储器控制器进行初始化，然后，在初始化之后执行第一存储器以外的软件。
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