半导体试验装置的校准方法

    公开(公告)号:CN1464980A

    公开(公告)日:2003-12-31

    申请号:CN02802588.1

    申请日:2002-06-06

    发明人: 谢羽彻

    IPC分类号: G01R31/319

    摘要: 本发明的目的在于提供一种能降低成本、简化作业内容、缩短作业时间的半导体试验装置的校准方法。在多个驱动器的每一个与多个比较器的每一个以1对1的方式相对应的状态下,在对于彼此以1对1的方式相对应的时钟信号和选通信号来说以某一方为基准调整了另一方的相位后,取得时钟信号相互间的相对的相位差或选通信号相互间的相对的相位差,根据该相对的相位差来调整多个时钟信号和多个选通信号的相位。

    校准集成电路晶片测试仪定时的系统

    公开(公告)号:CN1437711A

    公开(公告)日:2003-08-20

    申请号:CN01811457.1

    申请日:2001-03-28

    发明人: C·A·米勒

    IPC分类号: G01R31/319

    摘要: 揭示了一种用于晶片级集成电路(IC)测试仪的定时校准系统。为了调节每个测试仪信道的比较校准延迟,一互连系统顺序地把测试仪信道连接到在“校准”晶片上的互连区,而不是待测晶片上的IC,每个互连区提供把待校准的信道连结到备用信道的路径。随着校准中信道的可编程驱动延迟以及备用信道的可编程比较和比较校准延迟被设定到标准值,校准中信道的驱动校准延迟被调节到能把测试信号边缘发送到接近于当备用信道对它取样时的备用信道。

    对自动测试设备内参数测量单元监测和控制的结构

    公开(公告)号:CN1339111A

    公开(公告)日:2002-03-06

    申请号:CN00803425.7

    申请日:2000-02-03

    申请人: 泰拉丁公司

    IPC分类号: G01R31/319

    摘要: 本发明披露了一种在自动测试设备内使用的插脚片电路系统。插脚片电路系统包括采用CMOS技术实现的部分和采用双极型技术实现的部分。CMOS部分包括:多个定时发生器电路、用于产生表示模拟基准电平的数字比特流的数字∑-Δ调制器电路系统,以及可编程数字信号处理电路系统。双极型部分包括驱动器/接收器通道、参数测量单元以及解码器电路系统。解码器电路系统根据调制器电路系统产生的数字比特流产生模拟基准电平。驱动器/接收器通道和参数测量单元使用模拟基准电平;并且数字信号处理电路系统用于对参数测量单元产生的电平进行监测和控制。与传统插脚片电路系统比较,本发明所披露的插脚片电路系统的优势在于可以减小尺寸并降低成本。

    校准方法和校准装置
    64.
    发明授权

    公开(公告)号:CN106199475B

    公开(公告)日:2019-06-21

    申请号:CN201510266746.1

    申请日:2015-05-22

    IPC分类号: G01R35/00

    摘要: 本发明涉及一种针对用于测试RF待测设备的RF测试装置的校准方法和校准装置。取而代之,提供了校准主板并将其连接到RF测试装置的线缆中的每一个。校准主板配置为通过将测试装置的输入/输出通道端子彼此逐个相连,来提供多个连接回路。这得到不同连接回路的组。然后,针对这些连接回路中的每一个测量物理参数,诸如随着频率的衰减。由于可以通过单个方程描述每个物理参数,这得到构成方程组的多个不同方程。本发明的构思在于这种方程组中方程的数目至少等于或大于方程组中未知参数的数目,其中方程组中方程的数目与不同连接回路相对应。因此,所述方程组是超定的,因而在数学上可解。

    测试设备校准
    65.
    发明授权

    公开(公告)号:CN103608690B

    公开(公告)日:2015-12-23

    申请号:CN201280028282.5

    申请日:2012-06-05

    申请人: 泰拉丁公司

    IPC分类号: G01R31/28

    CPC分类号: G01R31/3191

    摘要: 校准测试设备可包括:使所述测试设备中的第一通道组的时序调准;使所述测试设备中的第二通道组的时序调准,所述第二通道组不同于所述第一通道组;确定第一通道与第二通道之间的时序未调准,所述第一通道来自所述第一通道组,所述第二通道来自所述第二通道组;针对所述未调准,补偿所述第一组或所述第二组至少一个中的通道。

    边缘触发的校准
    66.
    发明公开

    公开(公告)号:CN104204822A

    公开(公告)日:2014-12-10

    申请号:CN201380017389.4

    申请日:2013-03-05

    申请人: 泰拉丁公司

    IPC分类号: G01R23/02 G01R29/02

    摘要: 本发明提供了用于测量在电路路径中的传播延迟的电路。所述电路包括可用所述电路路径连接成环路的单触发边缘触发元件。穿过所述电路路径传播的边缘信号触发所述单触发元件以输出脉冲。所述脉冲围绕所述环路传播,再次触发所述单触发元件以产生脉冲,从而形成一系列重复的脉冲。这些脉冲之间的所述周期受到穿过所述环路的边缘的传播时间影响,使得其中所述电路路径连接成和未连接成所述环路的所述周期中的差异指示所述电路路径中的传播延迟。这种电路可被配置为独立地测量,因此校准与上升边缘和下降边缘相关的传播延迟。单独地均衡上升边缘和下降边缘的传播延迟的校准可增加自动测试系统的所述时序准确性。

    芯片测试器、测试夹具套装、用于芯片测试的装置和方法

    公开(公告)号:CN101784906B

    公开(公告)日:2014-03-12

    申请号:CN200780100325.5

    申请日:2007-08-22

    IPC分类号: G01R31/319

    CPC分类号: G01R31/3191

    摘要: 一种用于测试被连接到芯片测试器的至少两个待测试器件的芯片测试器,包括:定时计算器,用于生成用于芯片测试器的通道的定时信息。该定时计算器适用于获得传输延迟差信息,该信息描述一方面从芯片测试器的第一通道端口到第一待测试器件的第一端子的传输延迟与另一方面从芯片测试器的第一通道端口到第二待测试器件的第二端子的传输延迟之间的差。该定时计算器适用于基于传输延迟差信息提供用于被连接到第一待测试器件或第二待测试器件的芯片测试器的第二通道的定时信息。通道模块配置器适用于基于定时信息配置芯片测试器的第二通道。

    用于测试多个被测器件的装置和方法

    公开(公告)号:CN103003708A

    公开(公告)日:2013-03-27

    申请号:CN201080066220.4

    申请日:2010-04-14

    IPC分类号: G01R31/319

    摘要: 本发明的实施例涉及用于测试多个被测器件的装置(10)和方法,其中装置包括:公用器件输出线(5);驱动器单元(2),被配置为向DUT(DUT1,DUT2,DUT3,…,DUTN)提供激励(ST),其中驱动器单元(2)被配置成使得激励(ST)在不同的时间(T1,T2,T3,…,TN)到达不同的DUT;从而在DUT处产生激励时间偏移(ΔST1,ΔST2,ΔST2,…,ΔSTN-1);接收器单元(8),电气耦合到公用器件输出线(5);以及多个DUT连接(C1,C2,C3,…,CN),电气耦合到公用器件输出线(5),使得多个DUT的DUT端子(11)可经由公用器件输出线(5)电气耦合到接收器单元(8),其中DUT输出信号(OS1,OS2,OS3,…,OSN)从DUT连接(C1,C2,C3,…,CN)传播到接收器单元(8)的输出信号传播延迟与激励时间偏移(ΔST1,ΔST2,ΔST2,…,ΔSTN-1)相适应,使得具有相同激励响应延迟的DUT的测试在接收器单元(8)处引起DUT输出信号(OS1,OS2,OS3,…,OSN)的时间上对齐的叠加(SPN-1)。

    半导体试验装置的校准方法

    公开(公告)号:CN1680820B

    公开(公告)日:2010-09-29

    申请号:CN200510069643.2

    申请日:2002-06-06

    发明人: 谢羽彻

    IPC分类号: G01R31/319 G01R31/26

    摘要: 本发明的目的在于提供一种能降低成本、简化作业内容、缩短作业时间的半导体试验装置的校准方法。在多个驱动器的每一个与多个比较器的每一个以1对1的方式相对应的状态下,在对于彼此以1对1的方式相对应的时钟信号和选通信号来说以某一方为基准调整了另一方的相位后,取得时钟信号相互间的相对的相位差或选通信号相互间的相对的相位差,根据该相对的相位差来调整多个时钟信号和多个选通信号的相位。