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公开(公告)号：CN116209352B
公开(公告)日：2023-07-18
申请号：CN202310468466.3
申请日：2023-04-27
申请人： 北京超弦存储器研究院
摘要： 本公开实施例提供了一种半导体器件及其制造方法、存储器、电子设备，涉及但不限于半导体技术领域，半导体器件包括：一个或至少两个沿垂直于衬底方向堆叠的电容器；至少一个所述电容器包括：第一极板和第二极板，以及位于所述第一极板和第二极板之间的介电层；所述第一极板包括第一主体结构以及至少两个第一分支层，所述至少两个第一分支层沿垂直于所述衬底方向间隔排布，所述第一主体结构包括沿垂直于所述衬底方向交替堆叠的第一导电层和第二导电层，所述第一极板还包括凹槽，所述凹槽位于相邻所述第一分支层之间，所述凹槽沿着平行于所述衬底方向延伸，至少部分所述介电层和至少部分所述第二极板位于所述凹槽内；提高了电容器的容量。
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公开(公告)号：CN116053204B
公开(公告)日：2023-07-18
申请号：CN202310236936.3
申请日：2023-03-13
申请人： 北京超弦存储器研究院
IPC分类号： H01L21/768 , H01L29/78 , H01L23/538 , H10B12/00
摘要： 本发明涉及集成电路设计及制造技术领域，特别是涉及一种半导体结构及其制备方法、存储器及电子设备，方法包括：提供目标衬底，目标衬底内形成有沿第一方向、第二方向间隔排布的多个有源柱，多个有源柱均沿第三方向延伸；沿第一方向、第二方向相邻的有源柱之间形成有绝缘层；第一方向与第二方向相交，且均垂直于第三方向；形成覆盖有源柱的顶面的目标导电接触结构及覆盖绝缘层的顶面的目标绝缘结构，沿第一方向、第二方向相邻的目标导电接触结构均被目标绝缘结构隔离；至少能够有效避免垂直沟道晶体管的节点接触界面的空洞缺陷或狭缝缺陷，并且提高节点接触结构的导电能力，从而提升垂直沟道晶体管的性能及可靠性。
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公开(公告)号：CN116431530A
公开(公告)日：2023-07-14
申请号：CN202310080907.2
申请日：2023-02-08
申请人： 北京超弦存储器研究院
发明人： 戴瑾
IPC分类号： G06F12/1009 , G06F12/14 , G06F13/16
摘要： 本公开实施例公开了一种CXL内存模组、内存的处理方法及计算机系统，控制器芯片被配置为执行如下操作：建立逻辑物理地址翻译表；接收基于逻辑地址的操作指令，基于逻辑物理地址翻译表把逻辑地址翻译成DRAM芯片的物理地址，根据物理地址进行操作。及通过CXL接口接收申请内存指令，申请内存指令携带内存的尺寸信息；根据内存的尺寸信息进行内存分配，并将为主体分配的内存地址返回给主体。CXL内存模组能够运行虚拟内存，通过一个映射表把逻辑地址映射到不同的物理地址，可提高系统的安全性，相较于目前CXL内存模组被动的按照物理地址的读写，更加智能；及CXL内存模组具有内存分配功能，能够有效地分担主机的计算负载。
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公开(公告)号：CN116364147A
公开(公告)日：2023-06-30
申请号：CN202310179260.9
申请日：2023-02-28
申请人： 北京超弦存储器研究院 , 中国科学院微电子研究所
IPC分类号： G11C11/408 , G11C11/4094 , G11C11/4097 , G11C7/18 , G11C7/12 , G11C8/14 , G11C8/08
摘要： 本申请实施例提供了一种DRAM存储单元电路及DRAM存储器，包括第一晶体管，第一晶体管的源极接地，栅极寄生电容用于存储数据；第二晶体管，第二晶体管的源极接地，栅极寄生电容用于存储数据；第三晶体管，第三晶体管的漏极与第一位线电连接，源极与第一晶体管的漏极、第二晶体管的栅极电连接，栅极与字线电连接；第四晶体管，第四晶体管的漏极与第二位线电连接，源极与第二晶体管的漏极、第一晶体管的栅极电连接，栅极与字线电连接。设置第一晶体管和第二晶体管的锁存结构，提高了栅极对源漏通道的控制力，减少了晶体管在截止状态下的电荷漏失，降低了DRAM存储器刷新频率，从而具备更低的功耗。
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公开(公告)号：CN116364144A
公开(公告)日：2023-06-30
申请号：CN202310484753.3
申请日：2023-04-28
申请人： 北京超弦存储器研究院 , 清华大学
IPC分类号： G11C11/4063 , G11C11/408 , G11C11/4094 , G11C11/401 , G11C11/409 , G11C11/406 , G11C11/4074
摘要： 本公开提供了动态随机存取存储器(DRAM)单元电路及其写入方法。根据本公开的DRAM单元电路包括：写入晶体管，其栅极连接到写入字线，其第一源/漏极连接到写入位线，其第二源/漏极连接到存储节点；存储晶体管，其栅极连接到存储节点，其第一源/漏极连接到源极线；以及读取晶体管，其栅极连接到读取字线，其第一源/漏极连接到存储晶体管的第二源/漏极，其第二源/漏极连接到读取位线，其中在写入操作中，写入字线在低于地电压的第一电压和高于或等于电源电压的第二电压操作。根据本公开的DRAM单元电路及其写入方法可以延长DRAM单元电路的数据存储时间，进而减少由于DRAM单元电路刷新而中断的频率，降低DRAM单元电路的功耗。
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公开(公告)号：CN115996570B
公开(公告)日：2023-06-16
申请号：CN202310298824.0
申请日：2023-03-24
申请人： 北京超弦存储器研究院
IPC分类号： H10B12/00
摘要： 本申请实施例公开了一种存储器、存储器的制作方法及电子设备，属于半导体技术领域。该存储器包括：一层或多层沿垂直于衬底方向堆叠的存储单元阵列；多条贯穿一层或多层存储单元阵列的字线；每个存储单元包括：环绕字线的侧壁且在侧壁延伸的半导体层；多条位线，每条位线与一层存储单元阵列中的一列存储单元的各半导体层连接。其中，位线由不同的分支线构成，且每个存储单元的半导体层分别与相邻两个第一分支线连接、与位于这相邻两个第一分支线之间的第二分支线的至少部分区域没有连接。本申请实施例提供的存储器可以减少存储单元的半导体层与位线之间的接触面积，从而减少字线与位线之间的寄生电容。
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公开(公告)号：CN116249348A
公开(公告)日：2023-06-09
申请号：CN202310395781.8
申请日：2023-04-13
申请人： 北京超弦存储器研究院
IPC分类号： H10B12/00 , G11C11/402 , G11C11/4074 , G11C11/408 , G11C11/4096
摘要： 本申请提供了一种存储器及其访问方法、电子设备，该存储器包括多个存储单元，存储单元包括第一晶体管和第二晶体管；第一晶体管被配置为读晶体管，第二晶体管被配置为写晶体管；第一晶体管和第二晶体管沿平行于衬底的方向依次分布；第一晶体管包括第一栅极、第一半导体层、第一电极和第二电极，第二晶体管包括第二栅极、第二半导体层、第三电极和第四电极；第一半导体层与第二半导体层连接，第二栅极复用第一晶体管的背栅极，使得在读操作时，向无需访问的存储单元的第二晶体管的第二栅极施加第二电压，以调节第一晶体管的阈值电压，使得无需访问的存储单元的第一晶体管关断。采用本申请，能够将数据可靠的读出，同时能够避免或者有效降低串扰。
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公开(公告)号：CN116234321A
公开(公告)日：2023-06-06
申请号：CN202111473234.4
申请日：2021-12-02
申请人： 北京超弦存储器研究院 , 中国科学院微电子研究所
摘要： 本发明提供了一种存储结构及其调控方法、存储器，该存储结构由第一金属电极、第一铁电层、反铁电层、第二铁电层和第二金属电极构成。由于这五个层次结构都为平面结构，更有利于3D结构的堆叠，即具有了尺寸可微缩性。且这种层次结构的排布使该存储结构中有四个矫顽电场的存在，在用于多值存储时，其具有更高的抗噪声能力，而且可以改善相邻值之间的交叠现象。以ZrO2材料的反铁电层作为存储层，使该存储结构具有更好的抗疲劳特性与击穿特性。并且该存储结构在单个电容中同时实现了无需外部偏置的非易失存储性能和2bit/cell的多值存储，有利于其高密度集成。
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公开(公告)号：CN116234306A
公开(公告)日：2023-06-06
申请号：CN202210613174.X
申请日：2022-05-31
申请人： 北京超弦存储器研究院
IPC分类号： H10B12/00
摘要： 本申请实施例提供了一种场效应管、存储器、存储器的制备方法及电子设备。在本申请实施例提供的存储器的制备方法中，通过侧向刻蚀初始结构列的初始牺牲半导体结构，使得初始叠置结构的第一中间牺牲半导体结构的两侧面沿第二方向相对于初始源极结构和初始漏极结构缩进，通过外延工艺在初始叠置结构的两侧面制备包括沟道结构的半导体结构，然后去除中间牺牲半导体结构，从而能够精准控制制备得到叠置结构中沟道结构的尺寸，能够提高沟道结构的制备精度，从而能够保障存储器中各个场效应管性能的均一性，进而保障存储器的性能。
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公开(公告)号：CN116234303A
公开(公告)日：2023-06-06
申请号：CN202210542077.6
申请日：2022-05-17
申请人： 北京超弦存储器研究院
IPC分类号： H10B12/00
摘要： 一种半导体器件结构及其制造方法、DRAM和电子设备，所述半导体器件结构包括：衬底；多个存储单元列，每个所述存储单元列均包括沿第一方向堆叠设置在所述衬底一侧的多个存储单元，所述多个存储单元列在所述衬底上沿第二方向和第三方向排列形成阵列；所述存储单元包括晶体管和电容器，晶体管和电容器的结构与说明书的定义相同；多条沿第一方向延伸的位线，沿第二方向上相邻的两个存储单元列的多个存储单元的晶体管的源极区均与一条共用的位线连接；多条沿第三方向延伸的字线。本申请实施例的半导体器件结构具有立体堆叠结构，可以增加半导体存储器的存储密度，从而减少单位Gb的制作成本。
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