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公开(公告)号：CN102184849A
公开(公告)日：2011-09-14
申请号：CN201110106410.0
申请日：2011-04-27
Applicant: 中国科学院上海微系统与信息技术研究所
CPC classification number: H01L29/7781 , H01L29/1606 , H01L29/517
Abstract: 本发明提供一种石墨烯基场效应晶体管的制备方法，包括：提供半导体衬底，所述半导体衬底上具有石墨烯层，所述石墨烯层未经功能化处理；利用在所述石墨烯层表面物理吸附的水作为氧化剂与金属源反应生成金属氧化物薄膜，作为成核层；利用所述成核层，利用水作为氧化剂与铪源反应，在所述石墨烯层上生成HfO2栅介质层。相较于现有技术，本发明技术方案主要是利用物理吸附在石墨烯表面上的水作为氧化剂与金属源反应生成作为成核层的金属氧化物层，从而在后续采用原子层沉积工艺在石墨烯表面制备出均匀性和覆盖率较高的高质量HfO2栅介质薄膜，而不会在石墨烯晶格中引入会降低石墨烯基场效应晶体管性能的缺陷。
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公开(公告)号：CN102082144A
公开(公告)日：2011-06-01
申请号：CN201010532715.3
申请日：2010-11-04
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L27/02 , H01L27/12 , H01L29/739 , H01L29/06 , H01L21/84
CPC classification number: H01L27/1203 , H01L21/84 , H01L27/0255
Abstract: 本发明公开了一种SOI电路中的ESD保护结构及其制作方法，该结构包括SOI衬底以及位于SOI衬底上的栅控二极管ESD保护器件，其中，所述栅控二极管ESD保护器件包括：正极、负极、沟道、栅介质层和栅极；所述正极和负极分别位于沟道两端，所述栅介质层和栅极依次位于沟道之上；所述沟道由N型区和P型区组成，且所述N型区与P型区形成纵向的PN结结构。本发明通过离子注入形成纵向大面积PN结进行ESD设计，大大增加了PN结面积，提高了大电流释放能力，实现了与体硅ESD电路相媲美的集成度，改善了SOI电路中ESD的鲁棒性。其制造工艺成本低，与传统SOI电路完全兼容。
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公开(公告)号：CN101944505A
公开(公告)日：2011-01-12
申请号：CN201010220360.4
申请日：2010-07-06
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L21/77 , H01L21/316
CPC classification number: H01L21/84 , H01L29/0653 , H01L29/402 , H01L29/66681 , H01L29/7824
Abstract: 本发明的具有沟槽结构的SOI高压功率器件芯片的制备方法，首先在SOI基板表面开设凹陷区和至少一隔离沟槽，再在凹陷区填充氧化物，并对隔离沟槽和待制备低压器件的局部区域同时进行氧化，使相对于所述隔离沟槽部位的残余顶层硅部分全部被氧化，接着再将隔离沟槽填充满氧化物，随后进行掺杂、淀积在内的一系列处理后分别形成作为高压功率器件和低压器件漏极、源极和栅极的P型区域、N型区域以及栅极区域，随后再淀积一氧化层，使得处于SOI基板的顶层硅两侧的氧化物的厚度接近一致，以形成对称结构，最后再生成分别与各P型区域、N型区域及栅极区域相接触的各金属子区域，由此可形成耐700V以上高压的多器件芯片。
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公开(公告)号：CN118737869A
公开(公告)日：2024-10-01
申请号：CN202410714688.3
申请日：2024-06-04
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L21/66
Abstract: 本发明提供一种硅片缺陷态检测方法及缺陷态检测样品，方法包括：提供预设位置上表面设置第一肖特基接触电极和第二肖特基接触电极构成肖特基器件的待检测样品；测量肖特基器件的电导‑电压特性曲线；不同频率下电导变化最大的扫描电压为特征电压；在特征电压下频率扫描得到电导‑频率响应特性曲线，其电导突变峰对应频率为特征频率，特征频率对应预设位置的缺陷类型。本发明通过在硅片正面设置双肖特基接触电极、背面设置欧姆接触电极，常温下得到深能级缺陷的物理特征，无需对硅片进行变温处理或改变硅片内部结构，测试条件简捷，且可精确得到深能级的原生缺陷类型、浓度、能级位置等关键参数，有利于大尺寸硅片的可靠性测量。
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公开(公告)号：CN118130905A
公开(公告)日：2024-06-04
申请号：CN202410130175.8
申请日：2024-01-30
Applicant: 中国科学院上海微系统与信息技术研究所
Abstract: 本发明涉及一种半导体外延层电阻率的测量方法，包括以下步骤：获取待测外延片各个外延层的电阻率；根据所述待测外延片第一外延层的电阻率计算所述第一外延层的耗尽区厚度，所述第一外延层为最靠近衬底的外延层；利用所述第一外延层的耗尽区厚度对所述待测外延片各个外延层的电阻率进行修正。本发明能够准确测量与衬底掺杂异型的外延片各外延层的电阻率。
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Patent Agency Ranking
公开(公告)号：CN113067565B
公开(公告)日：2024-03-12
申请号：CN202110216369.6
申请日：2021-02-26
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H03K17/082 , H03K17/16
Abstract: 本发明涉及一种针对SiC MOSFET消隐时间可调的抗干扰短路保护电路，包括：Vds监测模块，用于监测SiC MOSFET的源漏电压Vds；Vds比较模块，用于将监测到的源漏电压Vds与阈值进行比较，并输出逻辑信号，还包括：寄存器模块，用于存储所述逻辑信号；时钟产生模块，与所述寄存器模块相连，用于产生所述寄存器模块的所需的工作时钟信号；消隐时间配置模块，与所述寄存器模块相连，用于调节所述寄存器模块的有效位数和工作时钟频率；逻辑处理模块，用于根据所述寄存器模块中存储的逻辑信号，在发生短路时输出短路保护信号。本发明能够调整消隐时间，且具有较强的抗干扰能力。
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公开(公告)号：CN117478111A
公开(公告)日：2024-01-30
申请号：CN202311426523.8
申请日：2023-10-31
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H03K17/041 , H03K17/687
Abstract: 本发明涉及一种用于氮化镓功率器件的快速驱动电路，包括低速支路和高速支路，所述低速支路和高速支路的输入端均与驱动芯片的输出端相连，输出端均与被控氮化镓功率器件的栅极相连，所述高速支路在开关切换时作为主导支路以实现所述被控氮化镓功率器件的快速开关；所述低速支路在即将进入稳态时作为主导支路以实现所述被控氮化镓功率器件的低栅压振荡。本发明能够同时实现高速开关和低栅压振荡。
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公开(公告)号：CN113422517B
公开(公告)日：2022-09-23
申请号：CN202110677108.4
申请日：2021-06-18
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H02M3/335
Abstract: 本发明涉及一种宽输出范围的高能效双向DC/DC变换器，包括依次连接的原边全桥电路、谐振电路、变压器和副边全桥电路，所述谐振电路包括第一谐振电感、第二谐振电感和谐振电容；所述第一谐振电感的一端与所述原边全桥电路的第一输出端相连，另一端与所述第二谐振电感的一端相连；所述第二谐振电感的另一端与所述变压器原边侧的第一端相连，所述谐振电容的一端与所述第一谐振电感的另一端相连，另一端与所述变压器原边侧的第二端相连，所述谐振电容的另一端还与所述原边全桥电路的第二输出端相连；所述第一谐振电感和第二谐振电感的电感值相同。本发明双向均可实现软开关，并能够提高双向DC/DC变换器的功率密度。
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公开(公告)号：CN111739799B
公开(公告)日：2021-10-26
申请号：CN202010553375.6
申请日：2020-06-17
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L21/335 , H01L29/778 , H01L29/10
Abstract: 本发明涉及一种硅基氮化镓微波器件及制备方法，包括：将衬底预处理，沉积第一层钝化层；刻蚀，形成凹槽，然后沉积源极和漏极欧姆接触金属，并退火形成欧姆接触；对器件刻蚀；在第一层钝化层及欧姆接触上进行第二层钝化层的淀积，随后对第一层钝化层和第二层钝化层进行刻蚀，预处理后沉积栅极金属；在器件表面沉积第三层钝化层，退火，然后刻蚀，沉积加厚金属；沉积第四层钝化，将需要制版连线部位上的钝化层刻蚀，漏出加厚金属，并制备连线。该方法简单、易操作、成本低廉，能够有效减小器件漏电。
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公开(公告)号：CN110350026B
公开(公告)日：2020-12-01
申请号：CN201910634642.X
申请日：2019-07-15
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L29/06 , H01L23/64 , H01L21/762
Abstract: 本发明公开了一种基于SOI衬底的电容隔离结构及其制备方法，所述结构包括：SOI硅片，包括依次叠加的衬底硅、埋氧层和顶层硅；顶层硅包括第一硅岛和第二硅岛，第一硅岛用于制备低压端电路，第二硅岛用于制备高压端电路；隔离槽，设置在第一硅岛和第二硅岛之间；所述隔离槽的底部设置屏蔽层，所述屏蔽层上设置屏蔽介质层，所述屏蔽介质层上设置隔离电容下极板，所述隔离电容下极板与第一硅岛电连接；第一介质层，覆盖隔离电容下极板、第一硅岛和第二硅岛；第二介质层，设置在第一介质层上，第二介质层的顶部设置隔离电容上极板，隔离电容上极板与第二硅岛电连接，本发明无需额外的厚膜介质工艺，实现单芯片高压隔离，节约了成本和制备流程。
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