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公开(公告)号：CN107403802B
公开(公告)日：2020-05-22
申请号：CN201710351861.8
申请日：2017-05-18
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/088 , H01L21/8234
Abstract: 一种形成半导体结构的方法包括以下操作。栅极结构设置于半导体结构的衬底的第一有源区、第二有源区和非有源区上方。第一有源区和第二有源区由非有源区间隔开。触点设置于第一有源区和第二有源区上方。至少一个栅极通孔设置于第一有源区或第二有源区上方。所述至少一个栅极通孔与栅极结构电耦合。至少一个局域互连选择性地设置于非有源区上方，以将位于第一有源区上方的至少一个触点耦合到第二有源区上方的至少一个触点。本发明实施例涉及半导体结构及其方法。
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公开(公告)号：CN111128864A
公开(公告)日：2020-05-08
申请号：CN201911056968.5
申请日：2019-10-31
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/768
Abstract: 一种设计布局的方法，包括以下操作，产生数个第一布线轨道，分配至该布局的第一彩色组。产生数个第二布线轨道，分配至该布局的第二彩色组，其中数个第一布线轨道的第一布线轨道在相邻的数个第二布线轨道的数个第二布线轨道之间。指明一彩色缝合区域，该彩色缝合区域连接数个第一布线轨道的受选第一布线轨道与该数个第二布线轨道的受选第一布线轨道，彩色缝合区域代表导电区域，导电区域通过受选第一布线轨道的一暴露部分连接第一导电元件与第二导电元件，受选第一布线轨道代表第一导电元件，受选第二布线轨道代表第二导电元件。
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公开(公告)号：CN110970434A
公开(公告)日：2020-04-07
申请号：CN201910921894.0
申请日：2019-09-27
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/092 , H01L29/423 , H01L27/02 , H01L21/8238
Abstract: 半导体结构包括第一导电段、第二导电段、第三导电段、第四导电段和第一栅极。第一导电段和第二导电段位于第一导电层中并且被配置为第一类型的第一晶体管的第一端子和第二端子。第三导电段和第四导电段位于第二导电层中，该第二导电层堆叠在第一导电层上方并且被配置为第二类型的第二晶体管的第一端子和第二端子。第一栅极在第一方向上布置在第一导电段和第三导电段与第二导电段和第四导电段之间。该栅极被配置为第一晶体管的控制端子和第二晶体管的控制端子，第一导电段沿第一方向与第三导电段偏移，并且第二导电段沿第一方向与第四导电段偏移。本发明的实施例还涉及半导体器件和生成IC布局图的方法。
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公开(公告)号：CN110728107A
公开(公告)日：2020-01-24
申请号：CN201910639704.6
申请日：2019-07-16
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F30/392 , H01L27/02
Abstract: 本发明实施例涉及半导体装置以及用于产生其布局图的方法和系统。一种(产生布局图的)方法包含：对于包含第一和第二有源区域图案、具有大体上平行于竖直方向VEP的第一和第二边缘部分EP以及对应地邻近于所述第一和第二VEP的第一和第二VEP邻近区的单元边界CB的第一单元：将所述第一VEP邻近区VAR配置为第一有源区域AA连续(AA连续)区，其中第一有源区域图案在水平方向上从所述第一单元的内部向所述第一VEP延伸；以及将所述第二VAR配置为第一AA不连续区，第二有源区域图案在所述水平方向上从所述第一单元的所述内部朝向所述第二VEP延伸，且所述第二有源区域图案的第一端和表示所述第一AA不连续区的所述第二VEP之间存在第一间隙。
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公开(公告)号：CN109427768A
公开(公告)日：2019-03-05
申请号：CN201811001159.X
申请日：2018-08-29
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/02
Abstract: 一种形成集成电路的方法包括：通过处理器基于设计规则组生成集成电路的布局设计并且基于该布局设计制造集成电路。该集成电路具有第一栅极。生成布局设计包括生成栅极布局图案组，生成切割部件布局图案并生成第一通孔布局图案。切割部件布局图案在第一方向上延伸、位于第一布局层级上并且与至少第一栅极布局图案重叠。栅极布局图案组在第二方向上延伸并位于第一布局层级上。第一通孔布局图案位于第一栅极布局图案上方、并且在第二方向上通过第一距离与切割部件布局图案分离。第一距离满足第一设计规则。本发明还提供了集成电路。
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Patent Agency Ranking
公开(公告)号：CN113451201B
公开(公告)日：2025-01-14
申请号：CN202110221171.7
申请日：2021-02-26
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/768 , H10D84/83 , H10D84/03
Abstract: 本文公开的实施例涉及一种包括金属轨的集成电路。在一方面，集成电路包括第一层和第二层，第一层包括第一金属轨，第二层包括第二金属轨，其中，第二层沿第一方向在第一层的上方。在一方面，集成电路包括第三层，第三层包括晶体管的有源区域，其中，第三层沿第一方向在第二层的上方。在一方面，集成电路包括第四层，第四层包括第三金属轨，其中，第四层沿第一方向在第三层的上方。在一方面，集成电路包括第五层，第五层包括第四金属轨，其中，第五层沿第一方向在第四层的上方。本发明的实施例还涉及形成集成电路的方法。
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公开(公告)号：CN118280996A
公开(公告)日：2024-07-02
申请号：CN202410267774.4
申请日：2024-03-08
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/092 , H01L23/528 , H01L23/48 , H01L21/8238 , H10B10/00
Abstract: 一种半导体器件包括：有源区域，在第一方向上延伸；第一金属到S/D(MD)接触结构，在垂直的第二方向上延伸，并且在有源区域上方并耦合到有源区域；第一金属化层，位于第一MD接触结构上方，并具有在第一方向上延伸且各自具有相对于第二方向基本上相同的宽度的M_1区段，M_1区段包括M_1路由区段，以及具有在第一MD接触结构上方并耦合到第一MD接触结构的部分的M_1电力网(PG)区段；第二金属化层，在第一金属化层上方并且具有在第二方向上延伸并且包括被配置用于第一参考电压的M_2PG轨的M_2区段，M_2PG轨的部分在M_1PG区段上方并且耦合到M_1PG区段。M_2PG轨跨过多个单元区域延伸。本申请的实施例还提供了形成半导体器件的方法。
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公开(公告)号：CN111816656B
公开(公告)日：2024-04-30
申请号：CN202010279513.6
申请日：2020-04-10
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/092 , H01L21/8238 , H01L27/02
Abstract: 一种IC器件包括：栅极结构，包括与栅电极横向相邻的隔离层；晶体管，包括第一S/D结构、第二S/D结构，以及延伸穿过栅电极的沟道；第三S/D结构，位于第一S/D结构上面；第四S/D结构，位于第二S/D结构上面；以及导电结构，位于隔离层上面并且被配置为将第三S/D结构电连接至第四S/D结构。本发明的实施例还涉及形成IC器件的方法和生成IC布局图的方法。
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公开(公告)号：CN116314135A
公开(公告)日：2023-06-23
申请号：CN202310015553.3
申请日：2023-01-04
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/544 , H01L21/48 , H01L21/768
Abstract: 本公开提供了一种半导体器件及其制造方法。该半导体器件包括：第一单元、介电层和通道结构。第一单元具有输出端子。介电层设置在第一单元上。通道结构设置在介电层中。通道结构包括第一导电结构、第一导电层和第二导电结构。第一导电层电连接到单元的输出端子。第一导电层设置在第一导电结构上并电连接到第一导电结构。第二导电结构设置在第一导电层上并电连接到第一导电层。第二导电结构具有掩埋在介电层中的最顶部导电层。
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公开(公告)号：CN115527986A
公开(公告)日：2022-12-27
申请号：CN202210231206.X
申请日：2022-03-10
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/528 , H01L23/538
Abstract: 一种包含单元的集成电路及制造集成电路的方法，集成电路包括多个背侧导电层，该些背侧导电层安置在一基板的一背侧上方。该些多个背侧导电层各自包括导电段。该些背侧导电层中的至少一者中的该些导电段用以传输一或多个电力信号。该些多个背侧导电层的该些导电段覆盖该基板的该背侧的选择区域，由此使该基板的该背侧的其他区域暴露。
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