公开(公告)号：CN102197384A

公开(公告)日：2011-09-21

申请号：CN200980143643.9

申请日：2009-10-27

申请人： 晶像股份有限公司

发明人： A·鲁贝格 ,  李承钟 ,  H·R·李 ,  沈大尹 ,  李东润 ,  S·金 ,  A·莫西

IPC分类号： G06F13/42 ,  G06F11/16

CPC分类号： G11C7/1075 ,  G06F11/141 ,  G06F11/1443 ,  G06F13/1663 ,  G06F13/4234 ,  G11C5/066 ,  Y02D10/14 ,  Y02D10/151

摘要： 揭示了一种用于减少存储器等待时间的方法、装置和系统。在一个实施例中，主机计算机系统和存储器之间的数据在多个时间间隔经由存储器处的端口或一组端口通信，其中主机计算机耦合至存储器。另外，与数据相关联的命令在单个时间间隔经由端口或一组端口在主机计算机系统和存储器之间通信。

公开(公告)号：CN101149963B

公开(公告)日：2011-07-27

申请号：CN200710152897.X

申请日：2007-09-21

申请人： 海力士半导体有限公司

发明人： 金载镒 ,  都昌镐 ,  郑镇一 ,  任才爀

IPC分类号： G11C7/22 ,  G11C7/10

CPC分类号： G11C7/1075 ,  G11C7/1039 ,  G11C7/18 ,  G11C7/22 ,  G11C7/222 ,  G11C8/16 ,  G11C2207/108

摘要： 多端口存储设备包括多个端口、多个存储体控制单元、多个存储体、读时钟产生单元和数据传输单元。每一个存储体与对应的存储体控制单元之一连接。读时钟产生单元响应读指令产生锁定四个时钟的读时钟。数据传输单元响应读时钟从存储体向对应的端口之一传输读数据。每一个存储体控制单元均与所有端口连接。

公开(公告)号：CN101692346A

公开(公告)日：2010-04-07

申请号：CN200910087727.7

申请日：2009-06-19

申请人： 北京中星微电子有限公司

发明人： 林川

IPC分类号： G11C5/00 ,  G06F12/00 ,  G11C7/00 ,  G06F13/38

CPC分类号： G11C7/1075 ,  G11C7/1051 ,  G11C7/1066

摘要： 本发明提供了一种存储器数据采样装置，能够准确地实现存储器芯片输出数据的采样，以提高装置的可靠性。所述存储器数据采样装置包括：存储器芯片和采样控制器。存储器芯片包括：输出数据端口以及输出数据采样时钟端口。采样控制器包括：第一输入单元、第二输入单元以及异步数据缓存器。异步数据缓存器写数据端接收时钟信号并作为输入写时钟，控制将采样数据存储到内部存储器，采样数据存储到内部存储器后，触发缓存器读数据端口从内部存储器读出该采样数据。输出读数据端口在内部寄存器存入新的采样数据的情况下才会被触发，去读取采样数据并将采样数据输出，能够准确地完成存储器芯片数据采样工作。

公开(公告)号：CN101548329A

公开(公告)日：2009-09-30

申请号：CN200780045070.7

申请日：2007-12-10

申请人： 莫塞德技术公司

发明人： 潘弘柏 ,  吴学俊 ,  金镇祺

IPC分类号： G11C7/10 ,  G11C11/34 ,  H03M9/00

CPC分类号： G11C7/1045 ,  G11C7/1006 ,  G11C7/1051 ,  G11C7/1075 ,  G11C7/1078 ,  G11C2207/107

摘要： 本发明提供了一种方法和系统，其允许使用串行存取或者使用并行存取来执行存取一个或者多个存储体的方法。在串行模式中，每一链路作为独立的串行链路操作。相反，在并行模式期间，链路作为并行链路共同操作。其中，在串行模式中，对于每一链路独立地接收输入和输出控制，在并行模式期间，所有的链路共同使用单组输入和输出控制。

公开(公告)号：CN100530415C

公开(公告)日：2009-08-19

申请号：CN200410062951.8

申请日：2004-07-05

申请人： 三星电子株式会社

发明人： 张星珍

IPC分类号： G11C7/10

CPC分类号： G11C7/1006 ,  G11C7/1045 ,  G11C7/1075

摘要： 本发明公开了一种存储系统和一种对于存储装置写入以及读出数据的方法，选择性地在采用数据反向的单DQS模式下和在双DQS模式下操作。该装置和方法采用数据选通模式改变装置，在第一数据选通模式和第二数据选通模式之间，选择性地改变存储装置的操作。

公开(公告)号：CN100524513C

公开(公告)日：2009-08-05

申请号：CN200410097000.4

申请日：2004-12-07

申请人： 海力士半导体有限公司

发明人： 朴炳一

IPC分类号： G11C11/401 ,  G11C7/00 ,  G11C8/00

CPC分类号： G11C11/4097 ,  G11C7/1075 ,  G11C2207/002

摘要： 提供一种多端口存储器装置，其能最小化一总体数据总线连接电路的布局面积，同时保持总体数据总线的线配置。上述多端口存储器装置包括多个单位总体数据总线连接电路，用以选择性地连接第一总体数据总线到第二总体数据总线，第一或第二总体数据总线包括多个线，其中多个单位总体数据总线连接电路配置成M×N矩阵，M及N为大于或等于2的整数，列的数目N相等于容纳于单位总体数据总线连接电路的一列方向长度内的第一及第二数据总线的线的数目，且各个单位总体数据总线连接电路重叠于对应的N个第一及第二总体数据总线分别形成的线轴。可减少上述总体数据总线连接电路的控制信号所要驱动的负载，以及可最小化管线寄存器控制信号的偏斜。

公开(公告)号：CN101438242A

公开(公告)日：2009-05-20

申请号：CN200780016052.6

申请日：2007-03-30

申请人： 晶像股份有限公司

发明人： M·R·曹 ,  D·李 ,  A·鲁贝格

IPC分类号： G06F9/445

CPC分类号： G11C8/16 ,  G06F13/4054 ,  G06F13/4243 ,  G11C7/1075 ,  G11C2207/108

摘要： 一种使用共享非易失性存储器来初始化设备中多个处理部件的方法和系统。针对设备内各处理部件的启动逻辑和配置数据被存储于单个非易失性存储器中。一收到初始化该设备的命令，该共享存储器系统就将启动逻辑和配置数据从非易失性存储器复制到易失性主存储器。然后，各个处理部件访问该主存储器以找到其启动逻辑和配置数据、并开始执行。该共享存储器系统减少了用于初始化多个处理部件的非易失性存储器部件的数量。

公开(公告)号：CN101436430A

公开(公告)日：2009-05-20

申请号：CN200810181438.9

申请日：2008-11-13

申请人： 株式会社瑞萨科技

发明人： 梶山新也 ,  品川裕 ,  水野真 ,  葛西秀男 ,  渡部隆夫 ,  竹村理一郎 ,  关口知纪

IPC分类号： G11C16/06 ,  G11C16/08 ,  G06F13/16

CPC分类号： G11C7/1039 ,  G11C7/1075 ,  G11C16/26

摘要： 本发明提供一种半导体集成电路装置，其即使在来自多个CPU的访问请求产生竞争时也能实现低等待时间下的访问。在X解码器(121)的后级配置了保持上述X解码器的输出信号而能传递给字线驱动器(106)的第一锁存电路(104)。在Y解码器(122)的后级配置了保持上述Y解码器的输出信号而能传递给上述Y选择电路的第二锁存电路(105)。在读出放大器(108)的后级配置了保持上述读出放大器的输出信号而能够传递给输出电路(111、112)的第三锁存电路(110)。由此，能使读取上述非易失性半导体存储器的存储数据时的一系列处理流水线化，即使是在来自多个CPU的访问请求产生竞争时，也能实现低等待时间下的访问。

公开(公告)号：CN101377950A

公开(公告)日：2009-03-04

申请号：CN200810214239.3

申请日：2008-08-29

申请人： 三星电子株式会社

发明人： 吴致成 ,  金中植

IPC分类号： G11C8/12 ,  G11C8/10 ,  G11C11/408 ,  G11C7/10 ,  G11C11/4093

CPC分类号： G11C7/1075

摘要： 一种多端口存储器件，包括第一和第二端口、分配给第一端口的第一专用存储器区域、由第一和第二端口共享存取的多个共享存储器单元、用于第一专用存储器区域的第一组I/O线、以及用于所述共享存储器单元的第二组I/O线，第二组具有比第一组更多的I/O线。例如，第二组具有比第一组多N倍的I/O线，N为该多端口存储器件的端口的数量，或者N为共享存储器区域中的共享存储体的数量。

公开(公告)号：CN101149960A

公开(公告)日：2008-03-26

申请号：CN200710102867.8

申请日：2007-05-11

申请人： 海力士半导体有限公司

发明人： 许晃 ,  金载镒

IPC分类号： G11C7/10 ,  H03L7/08

CPC分类号： G11C7/10 ,  G11C7/1048 ,  G11C7/1075

摘要： 本发明提供一种多端口存储装置，其包括多个端口、多个存储体(bank)及多个存储体控制器，其中所有所述存储体控制器共享所有所述端口，该装置包括：一锁相环(PLL)单元，其用于产生一内部时钟信号；一提供于每一存储体控制器中的延迟单元，其用于通过延迟该内部时钟信号而产生第一延迟时钟信号及第二延迟时钟信号；一提供于每一存储体控制器中的串行化器，其用于响应于第一延迟时钟信号而从所有所述端口接收多个并行数据且使该并行数据适合对应的数据帧；及一提供于每一存储体控制器中的命令解码器，其用于响应于第二延迟时钟信号而解码该串行化器的输出数据以产生命令信号。