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公开(公告)号：CN118899024A
公开(公告)日：2024-11-05
申请号：CN202410549016.1
申请日：2024-05-06
申请人： 科洛斯巴股份有限公司
发明人： M-H·谢
IPC分类号： G11C29/42
摘要： 本申请涉及用于非易失性存储器的灵活且可配置的位错误率降低。改进的用于非易失性存储器的位错误校正可分多个阶段实现，从而提高改进能力。作为示例，一组数据的位错误校正可利用应用于该组数据的一个或多个副本(N)的逻辑或差分演算法来产生逻辑(或差分)输出。错误校正码(ECC)可应用于逻辑(或差分)输出以产生校正数据，该校正数据校正该组数据的位错误(如果有)，最多可达所选ECC的最大值。可选择演算法来解决非易失性存储器的测量的位错误率或二进制位状态之间的位错误率变化。
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公开(公告)号：CN111433851A
公开(公告)日：2020-07-17
申请号：CN201880077581.5
申请日：2018-09-28
申请人： 科洛斯巴股份有限公司
摘要： 本文中提供一种运算存储器架构。非易失性存储器架构可包括：电阻性随机存取存储器阵列，包括多组位线和多个字线；第一数据接口，用于从外部装置接收数据以及将数据输出到外部装置；以及第二数据接口，用于将数据输出到外部装置。非易失性存储器架构也可以包括可编程处理元件，所述可编程处理元件与所述电阻性随机存取存储器阵列的多组位线的相应的位线组连接，并且连接至数据接口。可编程处理元件被配置成经由所述相应的位线组从电阻性随机存取存储器阵列中接收储存数据或经由数据接口从外部装置中接收外部数据，并且对外部数据或储存数据执行逻辑或数学算法并且产生已处理数据。
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公开(公告)号：CN111418078A
公开(公告)日：2020-07-14
申请号：CN201880077559.0
申请日：2018-10-01
申请人： 科洛斯巴股份有限公司
IPC分类号： H01L45/00
摘要： 一种自对准存储器装置，包含设置在绝缘层内并具有共平面型顶部表面的导电性底部插塞、设置在该共平面型顶部表面上并具有在50埃至200埃的范围内的厚度的自对准平面型底部电极、设置在该自对准平面型底部电极上的平面型切换材料层、设置在该平面型切换材料层上的平面型活性金属材料层、以及设置在该平面型活性金属材料层之上的平面型顶部电极，其中，该自对准平面型底部电极、该平面型切换材料层、该平面型活性金属材料层和该平面型顶部电极形成柱状结构在该绝缘层之上。
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公开(公告)号：CN104051277B
公开(公告)日：2018-12-18
申请号：CN201410096551.2
申请日：2014-03-14
申请人： 科洛斯巴股份有限公司
IPC分类号： H01L21/44
摘要： 本发明描述减少其外部材料扩散的双端存储器。在某些实施例中，双端存储器单元可以包括电极层。电极层可至少部分地渗入发生离子或化学反应的材料，例如氧气等。双端存储器可进一步包括被置于电极层与外部材料之间的扩散缓解材料。该扩散缓解材料可被选择为减少或防止不希望的元素或化合物的扩散，从而减少或避免这些元素或化合物对电极层的暴露。因此，由于与不希望的元素或化合物接触导致的双端存储器劣化可通过多个公开的实施例缓解。
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公开(公告)号：CN103871462B
公开(公告)日：2018-06-19
申请号：CN201310566574.0
申请日：2013-11-14
申请人： 科洛斯巴股份有限公司
IPC分类号： G11C11/56
CPC分类号： G11C7/12 , G11C5/12 , G11C7/062 , G11C11/02 , G11C11/1673 , G11C11/2297 , G11C11/34 , G11C13/0004 , G11C13/0007 , G11C13/0023 , G11C13/0026 , G11C13/0028 , G11C13/0038 , G11C13/004 , G11C13/0061 , G11C13/0069 , G11C2013/0054 , G11C2213/78 , Y10T29/41
摘要： 本发明具体涉及电阻型随机存取存储器的均衡及感测，提供了一种可以结合存储器操作来减轻潜通路电流的两端存储器架构。通过举例，可以应用电压模拟机制来将所述存储器架构的未被选定的位线动态地驱动至由选定的位线所观测得到的电压。根据这些方面，还可以将所述被选定的位线所观测到的变化施加给所述未被选定的位线。这样可以有助于减少或避免在所述被选定位线与所述未被选定的位线之间的电压差，从而减少或避免在所述存储器架构的各个位线之间的潜通路电流。此外，根据本发明的其他方面，提供基于输入/输出的配置来促进潜通路电流的减少。
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公开(公告)号：CN107403866A
公开(公告)日：2017-11-28
申请号：CN201611042583.X
申请日：2016-11-23
申请人： 科洛斯巴股份有限公司
发明人： S·H·赵
IPC分类号： H01L45/00
摘要： 本发明涉及非随机电阻式切换内存装置和制造方法，其描述了提供电阻式切换内存装置。举例来说，电阻式切换内存装置可以包括底部电极、导电层、电阻式切换层和顶部电极。此外，可以选择两个或更多个层以减轻该装置上的机械应力。在各种实施例中，电阻式切换层和导电层可由具有不同氮化物/氧化物浓度和不同电阻的兼容金属氮化物或金属氧化物材料形成。此外，类似的材料可以减轻电阻式切换内存装置的电阻式切换层和导电细丝上的机械应力。
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公开(公告)号：CN106935703A
公开(公告)日：2017-07-07
申请号：CN201611124647.0
申请日：2016-12-08
申请人： 科洛斯巴股份有限公司
IPC分类号： H01L45/00
摘要： 本发明涉及调节接口层形成两端存储器。本发明提供了一种双端子存储器件的制造，构造和/或组装。双端子存储器件可以包括具有含硅层，界面层和活性金属层的有源区。界面层可以在含硅层上生长，并且界面层的生长可以用一氧化二氮等离子体来调节。
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公开(公告)号：CN105244058A
公开(公告)日：2016-01-13
申请号：CN201510395749.5
申请日：2015-07-07
申请人： 科洛斯巴股份有限公司
CPC分类号： G11C13/004 , G11C11/1659 , G11C11/1673 , G11C13/0002 , G11C13/003 , G11C13/0033 , G11C13/0061 , G11C14/00 , G11C14/0045 , G11C29/026 , G11C29/028 , G11C2013/0071 , G11C2213/51 , G11C2213/73 , G11C2213/76
摘要： 本文提供一种对于非易失性电阻型存储器的改进感测方法，以实现更高的感测容限。该感测方法可以放大在该电阻型存储器内的易失性选择器器件的电流-电压特性。所公开的感测方法可以包括用激活电压来激活该选择器器件，然后将该激活电压降低至保持电压，在该保持电压处该选择器器件对于断态存储单元仍然使其失活，但对于通态存储单元仍然让其激活。因此，可以在电阻型存储器的感测方法中应用该选择器器件的极高的通断比特性，从而实现之前对于非易失性存储器无法实现的感测容限。
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公开(公告)号：CN105118916A
公开(公告)日：2015-12-02
申请号：CN201510260810.5
申请日：2015-05-20
申请人： 科洛斯巴股份有限公司
发明人： 赵贤星
CPC分类号： H01L27/249 , H01L27/2409 , H01L45/085 , H01L45/122 , H01L45/1226 , H01L45/1253 , H01L45/141 , H01L45/146 , H01L45/148 , H01L45/1608 , H01L45/1666 , Y10T29/49071
摘要： 提供一种高密度两端存储器架构，其具有两端存储器的性能益处和较低的制造成本。例如，该两端存储器架构在各个实施例中可以被构造在衬底上，并且包括在存储器架构的导电层凹陷结构内形成的两端存储器单元。在一个实施例中，可以与垂直通孔蚀刻相结合地建立作为水平蚀刻的导电层凹陷。在另一个实施例中，可以针对两端存储器架构的各个导电层来图案化导电层凹陷。
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