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公开(公告)号：CN109036491A
公开(公告)日：2018-12-18
申请号：CN201810579766.8
申请日：2018-06-07
申请人： 台湾积体电路制造股份有限公司
CPC分类号： G11C29/024 , G11C8/10 , G11C11/40 , G11C29/18 , G11C11/34 , G11C29/00 , G11C2029/1802
摘要： 一种检测半导体器件的地址解码错误的方法包括：利用半导体器件的地址解码器对原始地址进行解码以形成相应的解码地址；利用半导体器件的编码器对解码地址进行重新编码以形成重新编码地址；利用半导体器件的比较器对重新编码地址和原始地址进行比较；并且基于该比较来检测地址解码错误。本发明还提供了地址解码错误的检测系统及存储器系统。
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公开(公告)号：CN104246894B
公开(公告)日：2018-11-16
申请号：CN201480000066.9
申请日：2014-01-15
申请人： 赛普拉斯半导体公司
发明人： 莱恩·希洛斯 , 伊葛·葛兹尼索夫 , 范卡特拉曼·普拉哈卡 , 卡韦赫·沙克里 , 波格丹·乔盖斯库
CPC分类号： G11C16/3427 , G11C11/34 , G11C16/0408 , G11C16/0466 , G11C16/08 , G11C16/10 , G11C16/30
摘要： 提供了一种非易失性存储器和多种对其操作以降低干扰的方法。在一个实施方式中，该方法包括将第一正的高压耦合到存储器单元的阵列的第一行中的第一全局字线，并且将第二负的高压(V负)耦合到阵列的第一列中的第一位线以将偏压施加到所选择的存储器单元中的非易失性存储器晶体管来对所选择的存储器单元编程。具有小于V负的幅值的容限电压耦合到阵列的第二行中的第二全局字线，并且抑制电压耦合到阵列的第二列中的第二位线以降低施加到未被选择的存储器单元中的非易失性存储器晶体管的偏压来降低由于编程引起的在未被选择的存储器单元中编程的数据的编程干扰。
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公开(公告)号：CN102763165A
公开(公告)日：2012-10-31
申请号：CN201180009631.4
申请日：2011-01-31
申请人： 美光科技公司
发明人： 罗伊·E·米迪
CPC分类号： G11C11/24 , G11C8/08 , G11C11/34 , G11C11/56 , G11C11/565 , G11C11/5685 , G11C13/0002 , G11C13/0007 , G11C13/0011 , G11C13/004 , G11C13/0061 , G11C13/0069 , H01L27/101 , H01L28/40 , H01L45/08 , H01L45/12 , H01L45/1233
摘要： 本发明描述交叉点存储器单元、非易失性存储器阵列、读取存储器单元的方法、编程存储器单元的方法以及写入到存储器单元及从存储器单元读取的方法。在一个实施例中，交叉点存储器单元包含：字线，其沿第一方向延伸；位线，其沿不同于所述第一方向的第二方向延伸，所述位线与所述字线在彼此无物理接触的情况下交叉；及电容器，其形成于所述字线与所述位线之间此交叉所在处。所述电容器包括经配置以防止DC电流从所述字线流动到所述位线及从所述位线流动到所述字线的电介质材料。
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公开(公告)号：CN101409328B
公开(公告)日：2011-05-11
申请号：CN200810169771.8
申请日：2003-05-21
申请人： 株式会社半导体能源研究所
发明人： 筒井哲夫
CPC分类号： H01L51/002 , G11C11/34 , H01L27/28 , H01L27/281 , H01L27/283 , H01L51/0021 , H01L51/0035 , H01L51/0059 , H01L51/0078 , H01L51/0081 , H01L51/0512 , H01L51/0516 , H01L51/055 , H01L51/102
摘要： 本发明提供有机场效应晶体管。在有机场效应晶体管中，该有机场效应晶体管包括：在具有绝缘表面的衬底之上，至少栅电极、与该栅电极接触而形成的栅绝缘膜、与该栅绝缘膜接触而形成的有机半导体膜、以及与该有机半导体膜接触而形成的至少一对源-漏电极，在该有机半导体膜之中插入载流子产生电极，响应栅极信号载流子可被注入到该载流子产生电极。
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公开(公告)号：CN104425027B
公开(公告)日：2017-10-24
申请号：CN201410346353.7
申请日：2014-07-21
申请人： 菲德里克斯有限责任公司 , 尼莫斯科技有限责任公司
发明人： 李钟哲
CPC分类号： G11C11/34 , G06F13/28 , G11C11/5628 , G11C16/10 , G11C16/3427 , G11C16/3454
摘要： 减小噪声峰值和编程时间的闪速存储器器件及其编程方法。一种通过存储器单元的编程块的串行编程来减小噪声峰值和编程时间的闪速存储器器件。编程组的时间间隔或数目根据在多个编程循环中的正在进行的编程循环而减少，从而减少了总编程时间。
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公开(公告)号：CN106716622A
公开(公告)日：2017-05-24
申请号：CN201580052629.3
申请日：2015-08-19
申请人： 三菱电机株式会社
IPC分类号： H01L21/822 , H01F17/00 , H01F19/00 , H01F27/32 , H01L27/04
CPC分类号： H01L24/03 , G11C11/34 , H01F27/2804 , H01F27/32 , H01F2027/2809 , H01L23/3738 , H01L23/62 , H01L23/645 , H01L25/162 , H01L25/18 , H04L1/0006 , H05K7/1432
摘要： 使信号传送绝缘设备具备：第1线圈；第2线圈，与第1线圈对置，与第1线圈构成变压器；第1绝缘膜，在对置的第1线圈和第2线圈之间，由第1电介质构成；第2绝缘膜，包围第1线圈，由电阻率比第1电介质低的第2电介质构成；以及第3绝缘膜，包围第2线圈，由电阻率比第1电介质低的第3电介质构成，或者使信号传送绝缘设备具备：第1线圈；第2线圈，与第1线圈对置，与第1线圈构成变压器；第1绝缘膜，在对置的第1线圈和第2线圈之间，由第1电介质构成；第2绝缘膜，包围第1线圈，由介电常数比第1电介质高的第2电介质构成；以及第3绝缘膜，包围第2线圈，由介电常数比第1电介质高的第3电介质构成。
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公开(公告)号：CN103871462A
公开(公告)日：2014-06-18
申请号：CN201310566574.0
申请日：2013-11-14
申请人： 科洛斯巴股份有限公司
IPC分类号： G11C11/56
CPC分类号： G11C7/12 , G11C5/12 , G11C7/062 , G11C11/02 , G11C11/1673 , G11C11/2297 , G11C11/34 , G11C13/0004 , G11C13/0007 , G11C13/0023 , G11C13/0026 , G11C13/0028 , G11C13/0038 , G11C13/004 , G11C13/0061 , G11C13/0069 , G11C2013/0054 , G11C2213/78 , Y10T29/41
摘要： 本发明具体涉及电阻型随机存取存储器的均衡及感测，提供了一种可以结合存储器操作来减轻潜通路电流的两端存储器架构。通过举例，可以应用电压模拟机制来将所述存储器架构的未被选定的位线动态地驱动至由选定的位线所观测得到的电压。根据这些方面，还可以将所述被选定的位线所观测到的变化施加给所述未被选定的位线。这样可以有助于减少或避免在所述被选定位线与所述未被选定的位线之间的电压差，从而减少或避免在所述存储器架构的各个位线之间的潜通路电流。此外，根据本发明的其他方面，提供基于输入/输出的配置来促进潜通路电流的减少。
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公开(公告)号：CN101409328A
公开(公告)日：2009-04-15
申请号：CN200810169771.8
申请日：2003-05-21
申请人： 株式会社半导体能源研究所
发明人： 筒井哲夫
CPC分类号： H01L51/002 , G11C11/34 , H01L27/28 , H01L27/281 , H01L27/283 , H01L51/0021 , H01L51/0035 , H01L51/0059 , H01L51/0078 , H01L51/0081 , H01L51/0512 , H01L51/0516 , H01L51/055 , H01L51/102
摘要： 本发明提供有机场效应晶体管。在有机场效应晶体管中，该有机场效应晶体管包括：在具有绝缘表面的衬底之上，至少栅电极、与该栅电极接触而形成的栅绝缘膜、与该栅绝缘膜接触而形成的有机半导体膜、以及与该有机半导体膜接触而形成的至少一对源－漏电极，在该有机半导体膜之中插入载流子产生电极，响应栅极信号载流子可被注入到该载流子产生电极。
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公开(公告)号：CN1604336A
公开(公告)日：2005-04-06
申请号：CN200410068521.7
申请日：2001-03-27
申请人： 独立行政法人科学技术振兴机构
CPC分类号： B82Y10/00 , G11C11/34 , G11C2216/08 , H01L29/7613 , H01L29/7888
摘要： 本发明是通过单电子动作可以得到高速稳定的动作的基于单电子电路的信息处理结构体，该信息处理结构体在微细的MOSFET(11)的栅极电极(12)的正上方，形成纳米级大小的多个量子点(13)，在量子点与栅极电极之间构成电子能够直接穿过的能量势垒，利用在量子点与栅极电极之间移动的电子的总数来表示信息，构成为设置成电源的一个电源电极，使之与量子点接触，在量子点与电源电极(14)之间构成电子能够直接穿过的能量势垒，设置2个信息电极(15)，使之与量子点接触，量子点与信息电极进行电容耦合，电子根据由信息电极决定的电位，利用库仑阻断现象通过量子点，在电源电极与栅极电极之间移动。
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公开(公告)号：CN109256164A
公开(公告)日：2019-01-22
申请号：CN201811314135.X
申请日：2014-01-15
申请人： 赛普拉斯半导体公司
发明人： 莱恩·希洛斯 , 伊葛·葛兹尼索夫 , 范卡特拉曼·普拉哈卡 , 卡韦赫·沙克里 , 波格丹·乔盖斯库
CPC分类号： G11C16/3427 , G11C11/34 , G11C16/0408 , G11C16/0466 , G11C16/08 , G11C16/10 , G11C16/30
摘要： 本申请涉及降低非易失性存储器单元中的编程干扰的方法。提供了一种非易失性存储器和多种对其操作以降低干扰的方法。在一个实施方式中，该方法包括将第一正的高压耦合到存储器单元的阵列的第一行中的第一全局字线，并且将第二负的高压(V负)耦合到阵列的第一列中的第一位线以将偏压施加到所选择的存储器单元中的非易失性存储器晶体管来对所选择的存储器单元编程。具有小于V负的幅值的容限电压耦合到阵列的第二行中的第二全局字线，并且抑制电压耦合到阵列的第二列中的第二位线以降低施加到未被选择的存储器单元中的非易失性存储器晶体管的偏压来降低由于编程引起的在未被选择的存储器单元中编程的数据的编程干扰。
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