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公开(公告)号：CN106354422B
公开(公告)日：2019-07-26
申请号：CN201510971502.3
申请日：2015-12-22
申请人： 南亚科技股份有限公司
IPC分类号： G06F3/06
CPC分类号： G11C13/0033 , G11C11/16 , G11C13/0004 , G11C13/0007 , G11C13/0011 , G11C13/0035
摘要： 本发明公开了一种电子装置以及整合型非挥发性存储器控制方法，其中所述整合型非挥发性存储器包括一作为一只读存储器的第一存储器区块以及作为一随机存取存储器的第二存储器区块，且一控制单元用以控制所述整合型非挥发性存储器。所述第一存储器区块还包括:所述第一存储器区块的一第一区域以及所述第一存储器区块的一第二区域，而所述控制单元根据所述第二存储器区块的一存取次数来调整所述第二存储器区块的一重整率。第二存储器区块的重整率正比于第二存储器区块的存取次数。本发明可根据存取次数来调整存储器的重整率，如此一来，可仅通过简单步骤增加存储器的耐久度。
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公开(公告)号：CN108885894A
公开(公告)日：2018-11-23
申请号：CN201780021332.X
申请日：2017-03-24
申请人： ARM有限公司
发明人： 卢西恩·斯弗恩 , 罗伯特·坎贝尔·艾特肯 , 维卡斯·钱德拉 , 巴尔·S·桑德胡
CPC分类号： G11C7/00 , G11C13/0007 , G11C13/0035 , G11C13/0069 , G11C17/08 , G11C17/16 , G11C17/18 , G11C2013/0078 , G11C2013/009 , G11C2213/15
摘要： 提供了一种装置，包括相关电子开关(CES)元件和编程电路。当CES元件已经被编程的次数小于阈值时，编程电路向CES元件提供编程信号以将CES元件编程为多个阻抗状态中的阻抗状态。
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公开(公告)号：CN108701764A
公开(公告)日：2018-10-23
申请号：CN201780013869.1
申请日：2017-02-27
申请人： ARM有限公司
发明人： 金柏莉·盖伊·里德 , 卢西恩·斯弗恩 , 卡洛斯·阿尔韦托·巴斯·德·阿劳约
IPC分类号： H01L45/00
CPC分类号： H01L45/146 , G11C13/0007 , G11C2213/51 , H01L45/04 , H01L45/08 , H01L45/085 , H01L45/1233 , H01L45/1246 , H01L45/1253 , H01L45/147 , H01L45/16
摘要： 本文公开的主题可以涉及相关电子开关设备，并且可以更具体地涉及在相关电子材料(620)之下和/或之上和/或周围形成的具有各种特性的一个或多个阻挡层(615，625)。
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公开(公告)号：CN108701482A
公开(公告)日：2018-10-23
申请号：CN201780012848.8
申请日：2017-02-09
申请人： ARM有限公司
发明人： 罗伯特·坎贝尔·艾特肯 , 维卡斯·钱德拉 , 巴尔·S·桑德胡 , 乔治·麦克尼尔·拉蒂摩尔 , 施达尔哈·达斯 , 约翰·菲利普·比格斯 , 帕拉姆施瓦拉帕·阿南德·库马尔·塞万斯 , 詹姆斯·爱德华·迈尔斯
CPC分类号： G11C14/009 , G11C13/0007 , G11C13/004 , G11C13/0069 , H03K3/356008
摘要： 根据本公开的一个实施例，一种装置包括锁存电路，其中锁存电路包括至少一个相关电子开关(以下称为CES)元件。锁存电路进一步包括耦接至至少一个CES元件的控制电路。控制电路被配置为接收至少一个控制信号。基于所述至少一个控制信号，执行将数据存储到所述锁存电路中以及从所述锁存电路输出数据中的至少一个。
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公开(公告)号：CN104051001B
公开(公告)日：2018-06-22
申请号：CN201410092954.X
申请日：2014-03-13
申请人： 三星电子株式会社
CPC分类号： G11C16/24 , G11C11/16 , G11C11/161 , G11C11/1673 , G11C11/1675 , G11C13/0002 , G11C13/0004 , G11C13/0007 , G11C13/004 , G11C16/08 , G11C16/26 , G11C2213/79 , G11C2213/82
摘要： 源极线浮置电路包括多个浮置单元。所述浮置单元分别直接接收经解码的行地址信号或所述字线的电压作为浮置控制信号。响应于行地址信号选择性地激活经解码的行地址信号。所述浮置单元在读操作中响应于所述浮置控制信号控制源极线与源电压之间的电连接。还描述了相关的器件和方法。
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公开(公告)号：CN105431906B
公开(公告)日：2018-06-05
申请号：CN201380078607.5
申请日：2013-07-31
申请人： 慧与发展有限责任合伙企业
发明人： 布伦特·埃德加·布坎南
CPC分类号： G11C13/0059 , G11C13/0004 , G11C13/0007 , G11C13/0011 , G11C13/003 , G11C13/004 , G11C2013/0045 , G11C2213/15 , G11C2213/72 , G11C2213/75 , G11C2213/77 , H01L27/2463 , H01L29/66106 , H01L29/66113 , H01L29/861 , H01L29/866 , H01L45/1233 , H01L45/1608
摘要： 本公开提供一种存储器单元，其包括设置在第一导体与第二导体之间的电阻式存储器元件，所述第一导体和第二导体被配置为激活所述电阻式存储器元件。所述存储器单元还包括与所述存储器元件并联地设置在所述第一导体与第二导体之间的二极管。
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公开(公告)号：CN104282335B
公开(公告)日：2018-06-01
申请号：CN201310600999.9
申请日：2013-11-25
申请人： 东芝存储器株式会社
发明人： 松并绚也
CPC分类号： G11C13/0097 , G11C13/0004 , G11C13/0007 , G11C13/0011 , G11C13/0064 , G11C13/0069 , G11C2013/0092 , G11C2213/71 , G11C2213/73
摘要： 本发明涉及非易失性半导体存储装置。根据实施例的非易失性半导体存储装置包括：存储单元阵列，其包括多个存储单元，其中在多个第一线与多个第二线的每个交叉处上设置一个存储单元，每个存储单元根据纤丝的状态存储数据；以及控制电路，其执行将数据写入所述存储单元的写入序列，所述写入序列包括：置位步骤，其将置位脉冲施加到所述存储单元，所述置位脉冲具有第一极性；以及去除步骤，其将去除脉冲施加到所述存储单元，所述去除脉冲具有不同于所述第一极性的第二极性；并且所述控制电路在执行所述写入序列期间重复执行所述置位步骤，直到所述存储单元达到期望的状态，然后执行所述去除步骤。
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公开(公告)号：CN104813469B
公开(公告)日：2018-04-17
申请号：CN201380060841.5
申请日：2013-11-06
申请人： 索尼半导体解决方案公司
IPC分类号： H01L27/105 , H01L45/00 , H01L49/00
CPC分类号： H01L45/085 , G11C13/0004 , G11C13/0007 , G11C13/0009 , G11C13/004 , G11C13/0069 , G11C2213/31 , G11C2213/35 , G11C2213/56 , H01L27/2436 , H01L27/2463 , H01L27/2472 , H01L45/08 , H01L45/1233 , H01L45/142 , H01L45/143 , H01L45/144 , H01L45/145 , H01L45/147
摘要： 本发明提供了一种能够实现低电流写入时中间电阻保持性能提高的存储元件和存储装置。本发明还提供了一种能够实现随机电报噪声降低的存储元件和存储装置。根据本技术的一个实施方案是按顺序包括第一电极、存储层和第二电极的存储元件，所述存储层设置有：离子源层，所述离子源层含有选自碲(Te)、硫(S)和硒(Se)中的至少一种硫族元素以及选自元素周期表的第4、5和6族的过渡金属元素中的至少一种过渡金属元素；和电阻变化层，所述电阻变化层含有硼(B)和氧(O)。根据本技术的另一个实施方案是按顺序包括第一电极、存储层和第二电极的存储元件，所述存储层设置有：上述的离子源层；和电阻变化层，所述电阻变化层含有选自元素周期表的第4、5和6族的过渡金属元素中的至少一种过渡金属元素和氧(O)。
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公开(公告)号：CN107886985A
公开(公告)日：2018-04-06
申请号：CN201711272694.4
申请日：2014-02-17
申请人： 松下知识产权经营株式会社
CPC分类号： G11C13/004 , G11C7/14 , G11C8/08 , G11C11/16 , G11C11/1659 , G11C11/1673 , G11C11/1675 , G11C13/0002 , G11C13/0004 , G11C13/0007 , G11C13/0038 , G11C13/0069 , G11C29/24 , G11C2013/0054 , G11C2013/0071 , G11C2013/0073 , G11C2029/1202 , G11C2213/79 , G11C2213/82 , H01L27/101 , H01L27/2436 , H01L45/04 , H01L45/1233
摘要： 本发明提供一种非易失性半导体存储装置。存储器阵列(10)除了分别包含单元晶体管(TC)和与该单元晶体管(TC)的一端连接的变阻元件(RR)的多个存储器单元(11)呈矩阵状配置之外，还具备具有MOS晶体管(MTC)的单元晶体管能力测定单元(12)。利用单元晶体管能力测定单元(12)，使变阻元件(RR)的低电阻状态以及高电阻状态的电阻值与单元晶体管(TC)的偏差无关地稳定化，从而非易失性半导体存储装置的读出特性以及可靠性特性得以提升。
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公开(公告)号：CN107785045A
公开(公告)日：2018-03-09
申请号：CN201710684765.5
申请日：2017-08-11
申请人： 爱思开海力士有限公司
发明人： 严浩锡
IPC分类号： G11C13/00
CPC分类号： G11C13/0069 , G11C13/0007 , G11C13/0026 , G11C13/0028 , G11C13/0038 , G11C13/004 , G11C2013/0054 , G11C13/0021
摘要： 一种半导体存储装置可以包括存储单元、写入驱动器和电压调节电路。写入驱动器可以基于写入数据向存储单元提供编程电流。当流过存储单元的电流或全局字线的电压电平比阈值大时，电压调节电路可以调节耦接到存储单元的全局字线的电压电平。
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