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公开(公告)号：CN118231404A
公开(公告)日：2024-06-21
申请号：CN202311548046.2
申请日：2023-11-20
申请人： 三星电子株式会社
IPC分类号： H01L27/088 , H01L23/528 , H01L23/532 , H01L21/768
摘要： 一种集成电路器件可以包括衬底，该衬底包括在第一水平方向上纵向地延伸的字线沟槽、沿着字线沟槽的内表面延伸的栅极电介质膜、位于字线沟槽的在栅极电介质膜上的下部部分中并且在第一水平方向上纵向地延伸的字线、以及位于字线沟槽的在字线上的上部部分中并且在第一水平方向上纵向地延伸的绝缘覆盖图案。该字线可以包括功函数控制导电插塞，该功函数控制导电插塞包括具有金属掺杂剂的导电金属氮化物，并且功函数控制导电插塞包括与绝缘覆盖图案的底表面接触的顶表面、与栅极电介质膜接触的侧壁、以及与单块层接触的底表面。
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公开(公告)号：CN118431192A
公开(公告)日：2024-08-02
申请号：CN202410078972.6
申请日：2024-01-19
申请人： 三星电子株式会社
IPC分类号： H01L23/528 , H01L23/522 , H10B12/00
摘要： 一种半导体器件包括具有有源区的衬底。栅极结构设置在衬底中，并在第一水平方向上延伸以横穿有源区。位线结构横穿栅极结构并在与第一水平方向相交的第二水平方向上延伸。栅栏结构设置在位线结构之间。栅栏结构在第二水平方向上彼此间隔开。接触插塞设置在位线结构之间和栅栏结构之间。接触插塞包括在第二水平方向上彼此间隔开的第一侧表面和第二侧表面以及在第一水平方向上彼此间隔开的第三侧表面和第四侧表面。第一侧表面的掺杂浓度高于第三侧表面的掺杂浓度。
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公开(公告)号：CN118368889A
公开(公告)日：2024-07-19
申请号：CN202311804599.X
申请日：2023-12-26
申请人： 三星电子株式会社
IPC分类号： H10B12/00
摘要： 一种半导体器件可以包括：衬底，其包括单元区和外围电路区；位于衬底的单元区中的第一栅极结构，第一栅极结构在平行于衬底的上表面的第一方向上延伸；位线结构，其位于衬底的单元区上，位线结构在垂直于第一方向且平行于衬底的上表面的第二方向上延伸；第二栅极结构，其位于衬底的外围电路区上；位于位线结构之间的接触插塞结构，接触插塞结构接触衬底；位于衬底的外围电路区上的第一导电结构，第一导电结构电连接到衬底的外围电路区；位于第一导电结构之间的第一上绝缘结构，第一上绝缘结构包括第一上绝缘图案以及包围第一上绝缘图案的底部和侧壁的氢扩散绝缘图案；以及位于接触插塞结构的上部部分之间的第二上绝缘图案。
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公开(公告)号：CN109285835A
公开(公告)日：2019-01-29
申请号：CN201810777809.3
申请日：2018-07-16
申请人： 三星电子株式会社
IPC分类号： H01L27/108 , H01L21/8242
摘要： 一种半导体存储器件包括限定衬底的有源区域的分隔构件。栅极线与所述有源区域相交并且被埋入在所述衬底中形成的沟槽中。每条所述栅极线包括下电极结构和在所述下电极结构上的上电极结构。所述上电极结构包括源层，所述源层基本上覆盖所述沟槽的侧壁并且包括功函数调整元素。导电层在所述源层上。功函数调整层设置在所述源层与所述导电层之间。所述功函数调整层包括与所述源层的材料不同的材料，并且掺杂有所述功函数调整元素。
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公开(公告)号：CN103367369B
公开(公告)日：2017-09-12
申请号：CN201310103506.0
申请日：2013-03-28
申请人： 三星电子株式会社
IPC分类号： H01L27/11517
CPC分类号： H01L29/7831 , G11C11/403 , G11C11/40615 , G11C11/4097 , G11C2207/2227 , H01L27/105 , H01L27/115
摘要： 各半导体存储器件可以包括：写入晶体管，其包括用于控制第一源极/漏极端子的第一写入栅极和用于控制沟道区的第二写入栅极；以及读取晶体管，其包括与所述写入晶体管的第一源极/漏极端子连接的存储节点栅极。所述第一写入栅极可以具有第一功函数，并且所述第二写入栅极可以具有与所述第一功函数不同的第二功函数。所述写入晶体管的第一源极/漏极端子可以不具有PN结。
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公开(公告)号：CN103367369A
公开(公告)日：2013-10-23
申请号：CN201310103506.0
申请日：2013-03-28
申请人： 三星电子株式会社
IPC分类号： H01L27/115
CPC分类号： H01L29/7831 , G11C11/403 , G11C11/40615 , G11C11/4097 , G11C2207/2227 , H01L27/105 , H01L27/115
摘要： 各半导体存储器件可以包括：写入晶体管，其包括用于控制第一源极/漏极端子的第一写入栅极和用于控制沟道区的第二写入栅极；以及读取晶体管，其包括与所述写入晶体管的第一源极/漏极端子连接的存储节点栅极。所述第一写入栅极可以具有第一功函数，并且所述第二写入栅极可以具有与所述第一功函数不同的第二功函数。所述写入晶体管的第一源极/漏极端子可以不具有PN结。
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公开(公告)号：CN109285835B
公开(公告)日：2023-08-18
申请号：CN201810777809.3
申请日：2018-07-16
申请人： 三星电子株式会社
摘要： 一种半导体存储器件包括限定衬底的有源区域的分隔构件。栅极线与所述有源区域相交并且被埋入在所述衬底中形成的沟槽中。每条所述栅极线包括下电极结构和在所述下电极结构上的上电极结构。所述上电极结构包括源层，所述源层基本上覆盖所述沟槽的侧壁并且包括功函数调整元素。导电层在所述源层上。功函数调整层设置在所述源层与所述导电层之间。所述功函数调整层包括与所述源层的材料不同的材料，并且掺杂有所述功函数调整元素。
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公开(公告)号：CN115988873A
公开(公告)日：2023-04-18
申请号：CN202211266287.3
申请日：2022-10-13
申请人： 三星电子株式会社
IPC分类号： H10B12/00
摘要： 一种半导体装置包括：单元有源图案；单元栅极结构，其连接至单元有源图案；外围有源图案；外围栅极结构，其连接至外围有源图案；导电图案，其连接至外围有源图案、单元栅极结构或外围栅极结构；电容器结构，其电连接至单元有源图案；层间绝缘层，其包围电容器结构；以及外围接触件，其连接至导电图案，同时延伸穿过层间绝缘层，其中，层间绝缘层包括接触电容器结构的第一材料层和第一材料层上的第二材料层，外围接触件包括接触第一材料层的第一部分和接触第二材料层的第二部分，并且第一部分的最大宽度大于第二部分的最小宽度。
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公开(公告)号：CN117881181A
公开(公告)日：2024-04-12
申请号：CN202311174131.7
申请日：2023-09-12
申请人： 三星电子株式会社
IPC分类号： H10B12/00
摘要： 提供了半导体存储器件。所述半导体存储器件包括：衬底，包括第一源极/漏极区和第二源极/漏极区；沟槽，位于所述第一源极/漏极区与所述第二源极/漏极区之间并且形成在所述衬底中；单元栅极绝缘层，位于所述沟槽的侧壁和底表面上；单元栅电极，位于所述单元栅极绝缘层上；功函数控制图案，位于所述单元栅电极上，包括第一导电类型的杂质；以及单元栅极覆盖图案，位于所述功函数控制图案上。所述功函数控制图案包括半导体材料。所述功函数控制图案包括第一区域和位于所述第一区域与所述单元栅电极之间的第二区域。所述第一区域中的所述第一导电类型的杂质的浓度大于所述第二区域中的所述第一导电类型的杂质的浓度。
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公开(公告)号：CN109671709B
公开(公告)日：2023-06-06
申请号：CN201811192019.5
申请日：2018-10-12
申请人： 三星电子株式会社
IPC分类号： H10B12/00
摘要： 本发明公开了一种半导体存储器装置及一种制造半导体存储器装置的方法。所述半导体存储器装置包括：装置隔离层，界定衬底的有源区；以及栅极线，掩埋在衬底中且穿过有源区延伸。栅极线中的每一者包括：导电层；衬层，设置在导电层与衬底之间且将导电层与衬底分隔开；以及第一逸出功调整层，设置在导电层及衬层上。第一逸出功调整层包含第一逸出功调整材料。第一逸出功调整层的逸出功小于导电层及衬层的逸出功。本发明的半导体存储器装置具有增强的电特性。
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