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公开(公告)号：CN111725314B
公开(公告)日：2024-02-23
申请号：CN201910987953.4
申请日：2019-10-17
申请人： 三星电子株式会社
IPC分类号： H01L29/78 , H01L29/10 , H01L27/088
摘要： 提供了具有多方向沟道和拥有增加的有效宽度的栅极的多方向沟道晶体管、以及包括该多方向沟道晶体管的半导体器件，其中该多方向沟道晶体管包括：至少一个鳍，在衬底上的有源区上，并且与在第一方向上延伸的凹陷相邻设置；栅线，在交叉第一方向的第二方向上延伸，并且覆盖所述至少一个鳍和凹陷的至少一部分；源/漏区，在栅线两侧处的有源区上；以及沟道区，在源/漏区之间在栅线下方的有源区中，其中第一方向与第二方向斜交，并且栅线下方的电介质膜在所述至少一个鳍和凹陷两者上具有基本相同的厚度。
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公开(公告)号：CN109841630B
公开(公告)日：2024-02-02
申请号：CN201811284157.6
申请日：2018-10-29
申请人： 三星电子株式会社
摘要： 一种半导体存储器件包括堆叠结构，该堆叠结构包括垂直地堆叠在衬底上的多个层。所述多个层的每个包括顺序堆叠的第一电介质层、半导体层和第二电介质层、以及在第二电介质层中并在第一方向上延伸的第一导电线。该半导体存储器件还包括垂直地延伸穿过堆叠结构的第二导电线、以及在堆叠结构中并与第二导电线间隔开的电容器。半导体层包括在第一导电线与衬底之间在交叉第一方向的第二方向上延伸的半导体图案。第二导电线在沿第一方向彼此相邻的成对的半导体图案之间。每个半导体图案的一端电连接到电容器的第一电极。
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公开(公告)号：CN112802522A
公开(公告)日：2021-05-14
申请号：CN202011259565.3
申请日：2020-11-12
申请人： 三星电子株式会社
IPC分类号： G11C13/00
摘要： 提供了电阻式存储器装置和操作电阻式存储器的方法。所述电阻式存储器装置包括存储器单元阵列、控制逻辑、电压生成器和读出电路。存储器单元阵列包括连接到位线的存储器单元。每个存储器单元包括用于存储数据的可变电阻元件。控制逻辑接收读取命令并且基于读取命令生成用于生成多个读取电压的电压控制信号。电压生成器基于电压控制信号向位线顺序地施加读取电压。读出电路连接到位线。控制逻辑通过控制读出电路将响应于多个读取电压而从存储器单元顺序地输出的电流的值与参考电流顺序地进行比较，来确定存储在存储器单元中的数据的值。
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公开(公告)号：CN103367401B
公开(公告)日：2017-08-25
申请号：CN201310108221.6
申请日：2013-03-29
申请人： 三星电子株式会社
IPC分类号： H01L29/10 , H01L29/423
CPC分类号： H01L29/7827 , H01L27/04 , H01L29/41766 , H01L29/4236 , H01L29/78 , H01L29/785
摘要： 本发明提供了晶体管、半导体器件以及半导体模块，具体提供了一种包括埋设的单元阵列晶体管的半导体器件和包括该半导体器件的电子器件。所述半导体器件包括衬底中的场区，并且场区限定了有源区。第一源极/漏极区和第二源极/漏极区处于有源区中。栅极沟槽处于第一源极/漏极区和第二源极/漏极区之间，并且处于有源区和场区中。栅极结构处于栅极沟槽内。栅极结构包括栅极电极、栅极电极上的绝缘栅极加盖图案、栅极电极与有源区之间的栅极电介质以及绝缘栅极加盖图案与有源区之间的含金属绝缘材料层。
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公开(公告)号：CN108695327B
公开(公告)日：2023-09-12
申请号：CN201810326639.7
申请日：2018-04-12
申请人： 三星电子株式会社
IPC分类号： H10B12/00
摘要： 提供了一种半导体器件及制造其的方法。具有衬底的半导体器件可以包括下半导体层、在下半导体层上的上半导体层、以及在下半导体层与上半导体层之间的掩埋绝缘层。第一沟槽可以在上半导体层中，具有在掩埋绝缘层之上的最下表面，凹入第一沟槽中的第一导电图案。第二沟槽可以在下半导体层、掩埋绝缘层和上半导体层中。第二导电图案可以在第二沟槽中，并且第一源极/漏极区可以在第一导电图案与第二导电图案之间的上半导体层中。
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公开(公告)号：CN102074483B
公开(公告)日：2015-05-06
申请号：CN201010562711.X
申请日：2010-11-25
申请人： 三星电子株式会社
IPC分类号： H01L21/336 , H01L21/8242
CPC分类号： H01L27/10894 , H01L27/10852 , H01L27/10873 , H01L27/10876 , H01L28/91 , H01L29/495 , H01L29/4966 , H01L29/517 , H01L29/6653 , H01L29/6659 , H01L29/66628
摘要： 本发明提供了制造半导体器件的方法，包括：在半导体衬底上形成栅极电极；在栅极电极的侧壁上形成间隔物；以及将掺杂掺入在间隔物的两侧的半导体衬底以形成高掺杂杂质区。间隔物被选择性蚀刻以暴露半导体衬底的一部分，更轻掺杂的杂质区形成在高掺杂杂质区与栅极电极之间的半导体衬底中。
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公开(公告)号：CN112133751B
公开(公告)日：2024-04-02
申请号：CN202010572227.9
申请日：2020-06-22
申请人： 三星电子株式会社
摘要： 一种半导体器件包括：基板，包括凹陷；第一栅绝缘层，在该凹陷的下部侧壁和底部上，该第一栅绝缘层包括具有滞回特性的绝缘材料；第一栅电极，在该凹陷内且在第一栅绝缘层上；第二栅电极，在该凹陷中接触第一栅电极，该第二栅电极包括与第一栅电极的材料不同的材料；以及杂质区，在基板中且与该凹陷的侧壁相邻，杂质区的底部相对于基板的底部高于第二栅电极的底部。
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公开(公告)号：CN108711571B
公开(公告)日：2023-09-05
申请号：CN201810281544.8
申请日：2018-04-02
申请人： 三星电子株式会社
摘要： 一种半导体器件包括：第一有源区域和第二有源区域，第一有源区域和第二有源区域在衬底上在第一方向上延伸并且在交叉第一方向的第二方向上彼此间隔开，其中第一有源区域和第二有源区域在第二方向上彼此重叠；第三有源区域，其在衬底上在第一方向上延伸并且在第二方向上与第一有源区域间隔开。第一有源区域在第二方向上定位在第二有源区域与第三有源区之间。第一有源区域和第三有源区域在第二方向上部分地重叠，并且器件隔离膜被构造为限定第一有源区域至第三有源区域。
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公开(公告)号：CN113517014A
公开(公告)日：2021-10-19
申请号：CN202110290970.X
申请日：2021-03-18
申请人： 三星电子株式会社
摘要： 公开了神经形态装置及其操作方法。所述神经形态装置包括突触阵列，突触阵列包括：输入线，沿第一方向延伸，并且从连接到输入线的轴突电路独立地接收输入信号；位线，沿与第一方向交叉的第二方向延伸并且输出输出信号；单元串，均包括在输入线与位线之间串联连接的串选择晶体管和至少两个电阻忆阻器元件；电极垫，在输入线与位线之间堆叠并且彼此间隔开，并且连接到串选择晶体管和所述至少两个电阻忆阻器元件；解码器，将串选择信号或字线选择信号施加到电极垫；以及神经元电路，各自连接到所述多条位线中的与单元串中的一个连接的一条位线，对输出信号进行求和，当求和的输出信号大于预定的阈值时对求和的输出信号进行转换并且输出转换后的信号。
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公开(公告)号：CN113035867A
公开(公告)日：2021-06-25
申请号：CN202011538761.4
申请日：2020-12-23
申请人： 三星电子株式会社
IPC分类号： H01L27/108 , H01L21/8242 , H01L29/10 , H01L29/423
摘要： 本发明涉及存储器件和半导体器件。存储器件可以包括源极区域、沟道、栅极绝缘层图案、选择栅极图案、第一栅极图案、第二栅极图案和漏极区域。源极区域可以在衬底的上部处包括具有第一导电类型的第一杂质。沟道可以接触源极区域。每个沟道可以在垂直于衬底的上表面的垂直方向上延伸。选择栅极图案可以在沟道的侧壁上。第一栅极图案可以在沟道的侧壁上。第一栅极图案可以是所有的多个沟道的公共电极。第二栅极图案可以在沟道的侧壁上。漏极区域可以在每个沟道的上部处包括具有不同于第一导电类型的第二导电类型的第二杂质。
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