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公开(公告)号：CN112071855A
公开(公告)日：2020-12-11
申请号：CN202010528944.1
申请日：2020-06-11
Applicant: 三星电子株式会社
IPC: H01L27/1157 , H01L27/11582
Abstract: 提供了一种竖直半导体装置及其制造方法。所述竖直半导体装置包括：共源半导体层，其位于衬底上；支撑层，其位于共源半导体层上；交替地堆叠在支撑层上的栅极和层间绝缘层；沟道图案，其在与衬底的上表面垂直的第一方向上延伸，同时穿过栅极和支撑层，支撑层的面对沟道图案的侧壁相对于栅极的面对沟道图案的侧壁偏移；以及信息存储层，其在栅极与沟道图案之间延伸，信息存储层至少延伸到支撑层的面对沟道图案的侧壁。
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公开(公告)号：CN118265292A
公开(公告)日：2024-06-28
申请号：CN202311342424.1
申请日：2023-10-16
Applicant: 三星电子株式会社
Abstract: 本发明提供一种包括垂直堆叠结构的存储器件、该存储器件的制造和操作方法以及包括该存储器件的电子装置，该存储器件包括栅电极、电阻变化层、在栅电极和电阻变化层之间的沟道、在电阻变化层和沟道之间并与电阻变化层和沟道接触的岛结构、以及在栅电极和沟道之间的栅极绝缘层。
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公开(公告)号：CN111916129A
公开(公告)日：2020-11-10
申请号：CN202010272691.6
申请日：2020-04-09
Applicant: 三星电子株式会社
IPC: G11C16/14
Abstract: 一种非易失性存储器设备的操作方法，其中该非易失性存储器设备包括单元串，其中该单元串包括串联在位线与共源极线之间并堆叠在垂直于基板的方向上的多个单元晶体管，该方法包括：对多个单元晶体管中的擦除控制晶体管进行编程；以及在擦除控制晶体管被编程之后，将擦除电压施加到共源极线或位线，并且将擦除控制电压施加到连接到擦除控制晶体管的擦除控制线，其中，擦除控制电压小于擦除电压且大于接地电压，并且其中，擦除控制晶体管在多个单元晶体管中的接地选择晶体管与共源极线之间，或者在多个单元晶体管中的串选择晶体管与位线之间。
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公开(公告)号：CN111162089A
公开(公告)日：2020-05-15
申请号：CN201910628158.6
申请日：2019-07-12
Applicant: 三星电子株式会社
IPC: H01L27/11582 , H01L27/11578
Abstract: 提供了一种垂直半导体装置。所述垂直半导体装置可以包括多个沟道连接图案、下绝缘层、支撑层、堆叠结构和沟道结构。沟道连接图案可以接触基底。下绝缘层可以形成在沟道连接图案上。支撑层可以形成在下绝缘层上以与沟道连接图案间隔开。支撑层可以包括掺杂有杂质的多晶硅。堆叠结构可以形成在支撑层上，堆叠结构可以包括绝缘层和栅电极以形成存储器单元串。沟道结构可以穿过堆叠结构、支撑层和下绝缘层。沟道结构可以包括电荷存储结构和沟道。沟道可以接触沟道连接图案。电荷存储结构和沟道可以设置为面对栅电极和支撑层。支撑层可以作为GIDL(栅极感应漏极泄漏)晶体管的栅极。
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公开(公告)号：CN118057925A
公开(公告)日：2024-05-21
申请号：CN202311482544.1
申请日：2023-11-08
Applicant: 三星电子株式会社
Abstract: 竖直存储器件可以包括：单元堆叠结构，在衬底上，其中，单元堆叠结构包括交替且重复地堆叠的绝缘层图案和栅极图案，并且其中，单元堆叠结构沿平行于衬底的上表面的第一方向延伸，并且其中，单元堆叠区域的在第一方向上的边缘部分设置在第二区域中，并且具有台阶形状的台阶部分；蚀刻停止结构，在单元堆叠结构的台阶部分的栅极图案中的每一个栅极图案的上表面上，其中，蚀刻停止结构包括过渡金属氧化物；绝缘中间层，覆盖单元堆叠结构；以及接触插塞，穿过绝缘中间层和蚀刻停止结构，其中，接触插塞与栅极图案中的每一个栅极图案的上表面接触。
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Patent Agency Ranking
公开(公告)号：CN117062442A
公开(公告)日：2023-11-14
申请号：CN202310461601.1
申请日：2023-04-26
Applicant: 三星电子株式会社
Abstract: 提供了一种半导体存储器件。所述半导体存储器件包括：导电层，所述导电层位于衬底上；绝缘隔离层，所述绝缘隔离层位于所述导电层上；堆叠结构，所述堆叠结构位于所述绝缘隔离层上，并且包括沿着与所述衬底的上表面垂直的第一方向交替地设置的多个源极/漏极接触层和多个栅电极层；垂直沟道层，所述垂直沟道层延伸穿过所述堆叠结构和所述绝缘隔离层，其中，所述垂直沟道层与所述多个源极/漏极接触层中的每一者接触，并且连接到所述导电层；以及栅极绝缘层，所述栅极绝缘层位于所述多个栅电极层中的每一者与所述垂直沟道层之间。
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公开(公告)号：CN116648068A
公开(公告)日：2023-08-25
申请号：CN202310187329.2
申请日：2023-02-21
Applicant: 三星电子株式会社
Abstract: 公开了一种半导体器件，包括：栅极堆叠结构，包括交替地堆叠的绝缘图案和导电图案；存储沟道结构，延伸穿过栅极堆叠结构；以及位线焊盘，在存储沟道结构上，其中，存储沟道结构包括可变电阻层、围绕可变电阻层的沟道层和围绕沟道层的沟道绝缘层，并且位线焊盘的底表面接触可变电阻层的顶表面、沟道层的顶表面和沟道绝缘层的顶表面。
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公开(公告)号：CN113299826A
公开(公告)日：2021-08-24
申请号：CN202110202376.0
申请日：2021-02-23
Applicant: 三星电子株式会社
Abstract: 垂直可变电阻存储器件包括栅电极和柱结构。栅电极在基本垂直于衬底的上表面的垂直方向上在衬底上彼此间隔开。柱结构在衬底上在垂直方向上延伸穿过栅电极。柱结构包括在垂直方向上延伸的垂直栅电极、设置在垂直栅电极的侧壁上的可变电阻图案、以及设置在可变电阻图案的外侧壁上的沟道。沟道和垂直栅电极彼此接触。
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公开(公告)号：CN112447237A
公开(公告)日：2021-03-05
申请号：CN202010543803.7
申请日：2020-06-15
Applicant: 三星电子株式会社
IPC: G11C16/14
Abstract: 提供了半导体器件及操作半导体器件的方法。所述半导体器件包括源极层、多个沟道结构、多个栅电极和公共源极线。所述多个栅电极中的至少一个栅电极提供GIDL线。在擦除操作期间，施加到所述公共源极线的擦除电压达到目标电压，并且在所述擦除电压达到所述目标电压之后，将阶跃增量电压增加到所述擦除电压，使得所述擦除电压的电压电平高于所述目标电压的电压电平。在所需时间段内已经增加了所述阶跃增量电压之后，在所述擦除操作的剩余操作中，所述擦除电压的电压电平减小到所述目标电压的电压电平。
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