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公开(公告)号：CN112071854A
公开(公告)日：2020-12-11
申请号：CN202010516756.7
申请日：2020-06-09
Applicant: 三星电子株式会社
IPC: H01L27/1157 , H01L27/11582
Abstract: 一种非易失性存储器件包括：模制结构，包括交替地堆叠在衬底上的多个绝缘图案和多个栅电极；半导体图案，穿透模制结构并接触衬底；第一电荷存储膜；以及与第一电荷存储膜分隔开的第二电荷存储膜。第一电荷存储膜和第二电荷存储膜设置在每个栅电极与半导体图案之间。每个栅电极包括分别从栅电极的侧表面向内凹陷的第一凹部和第二凹部。第一电荷存储膜填充第一凹部的至少一部分，第二电荷存储膜填充第二凹部的至少一部分。
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公开(公告)号：CN109300899A
公开(公告)日：2019-02-01
申请号：CN201810726108.7
申请日：2018-07-04
Applicant: 三星电子株式会社
IPC: H01L27/11524 , H01L27/11551
Abstract: 提供了一种三维半导体存储器装置及其制造方法。该装置可以包括：衬底，包括单元阵列区域和连接区域；电极结构，包括垂直地堆叠在衬底上的电极；多个第一垂直结构，在单元阵列区域上穿过电极结构；和多个第二垂直结构，在连接区域上穿过电极结构。第一垂直结构和第二垂直结构中的每个可以包括连接到衬底的下半导体图案和连接到下半导体图案的上半导体图案。
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公开(公告)号：CN101826522B
公开(公告)日：2014-07-30
申请号：CN201010128306.7
申请日：2010-03-03
Applicant: 三星电子株式会社
Inventor： 金钟源
IPC: H01L27/04 , H01L27/105
CPC classification number: H01L27/101 , H01L23/5228 , H01L27/0802 , H01L27/11573 , H01L27/11578 , H01L27/11582 , H01L28/20 , H01L2924/0002 , H01L2924/00
Abstract: 本发明提供了一种包括多个互连电阻层的集成电路电阻器件。该半导体器件包括：半导体衬底，所述半导体衬底包括单元区和外围电路区；第一电阻层和第二电阻层，所述第一电阻层和所述第二电阻层彼此间隔开并且顺序堆叠在外围电路区的半导体衬底上；第一插塞，所述第一插塞与第一电阻层连接；以及第二插塞，所述第二插塞与第一电阻层和第二电阻层共同连接。
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公开(公告)号：CN108987405B
公开(公告)日：2024-02-09
申请号：CN201810223620.X
申请日：2018-03-19
Applicant: 三星电子株式会社
Abstract: 可以提供一种半导体存储器件，其包括：基板，包括第一块和第二块，第一块和第二块每个具有单元阵列区域和连接区域；堆叠，包括绝缘层和栅电极并从单元阵列区域延伸到连接区域；第一单元沟道结构，在第一块的单元阵列区域中并穿过该堆叠以电连接到基板；第一虚设沟道结构，在第一块的连接区域中并穿过该堆叠；第二单元沟道结构，在第二块的单元阵列区域中并穿过该堆叠；以及第二虚设沟道结构，在第二块的连接区域中并穿过该堆叠。第一虚设沟道结构与基板电绝缘，而第二虚设沟道结构电连接到基板。
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公开(公告)号：CN106024796B
公开(公告)日：2021-09-03
申请号：CN201610192154.4
申请日：2016-03-30
Applicant: 三星电子株式会社
IPC: H01L27/11563 , H01L27/11578
Abstract: 一种半导体存储器件包括：堆叠结构，其包括垂直地堆叠在衬底上的各个栅电极以及穿过栅电极的垂直沟道部分；位线，其连接至所述垂直沟道部分；以及多条导线，其连接至所述堆叠结构上的各个栅电极。所述导线形成多个堆叠层，并且包括第一导线和第二导线。布置在离所述衬底第一水平高度的位置处的第一导线的数量与布置在离所述衬底第二水平高度的位置处的第二导线的数量不同。所述第一水平高度与所述第二水平高度不同。
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Patent Agency Ranking
公开(公告)号：CN110400807A
公开(公告)日：2019-11-01
申请号：CN201910332354.9
申请日：2019-04-24
Applicant: 三星电子株式会社
IPC: H01L27/11582 , H01L27/11575 , H01L27/1157 , H01L27/11556 , H01L27/11548 , H01L27/11524
Abstract: 本发明提供了一种三维半导体存储器件，包括设置在下绝缘层上的水平半导体层。所述水平半导体层包括单元阵列区域和连接区域。设置有包括电极的电极结构。所述电极堆叠在所述水平半导体层上。所述电极在所述连接区域上具有阶梯结构。多个第一垂直结构设置在所述单元阵列区域上以穿透所述电极结构。多个第二垂直结构设置在所述连接区域上以穿透所述电极结构和所述水平半导体层。所述第二垂直结构的底表面位于低于所述水平半导体层的底表面的水平高度处。
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公开(公告)号：CN106024796A
公开(公告)日：2016-10-12
申请号：CN201610192154.4
申请日：2016-03-30
Applicant: 三星电子株式会社
IPC: H01L27/115
CPC classification number: H01L27/11582 , H01L27/11565 , H01L27/11575 , H01L27/11551 , H01L27/11578
Abstract: 一种半导体存储器件包括：堆叠结构，其包括垂直地堆叠在衬底上的各个栅电极以及穿过栅电极的垂直沟道部分；位线，其连接至所述垂直沟道部分；以及多条导线，其连接至所述堆叠结构上的各个栅电极。所述导线形成多个堆叠层，并且包括第一导线和第二导线。布置在离所述衬底第一水平高度的位置处的第一导线的数量与布置在离所述衬底第二水平高度的位置处的第二导线的数量不同。所述第一水平高度与所述第二水平高度不同。
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公开(公告)号：CN1971917A
公开(公告)日：2007-05-30
申请号：CN200610146422.5
申请日：2006-11-13
Applicant: 三星电子株式会社
IPC: H01L27/115 , H01L29/788 , H01L29/423 , H01L21/8247 , H01L21/336 , H01L21/28
CPC classification number: H01L29/7881 , H01L27/115 , H01L27/11521 , H01L29/42324
Abstract: 一种非易失性存储器件可以包括：衬底，具有单元区；以及单元器件隔离层，位于该衬底的单元区上，以限定单元有源区。浮置栅极可以包括顺序层叠在单元有源区上的下部浮置栅极和上部浮置栅极，而隧道绝缘图形可以位于浮置栅极与单元有源区之间。控制栅电极可以位于该浮置栅极上，而且阻挡绝缘图形可以位于该控制栅电极与浮置栅极之间。更具体地说，上部浮置栅极可以包括位于该下部浮置栅极上的扁平部分和一对从与该单元器件隔离层相邻的扁平部分两边向上延伸的壁部分。此外，由该扁平部分和这对壁部分包围的空间上部的宽度可以大于该空间下部的宽度。还讨论了相关方法。
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公开(公告)号：CN109300899B
公开(公告)日：2023-09-08
申请号：CN201810726108.7
申请日：2018-07-04
Applicant: 三星电子株式会社
Abstract: 提供了一种三维半导体存储器装置及其制造方法。该装置可以包括：衬底，包括单元阵列区域和连接区域；电极结构，包括垂直地堆叠在衬底上的电极；多个第一垂直结构，在单元阵列区域上穿过电极结构；和多个第二垂直结构，在连接区域上穿过电极结构。第一垂直结构和第二垂直结构中的每个可以包括连接到衬底的下半导体图案和连接到下半导体图案的上半导体图案。
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公开(公告)号：CN109300908B
公开(公告)日：2023-08-22
申请号：CN201810812055.0
申请日：2018-07-23
Applicant: 三星电子株式会社
Abstract: 提供了半导体器件。一种半导体器件包括衬底。该半导体器件包括包含堆叠在衬底上的导电层的堆叠结构。而且，该半导体器件包括穿透堆叠结构的台阶区域的虚设结构。虚设结构的一部分包括第一区段和第二区段。第一区段在平行于衬底的上表面的平面中沿第一方向延伸。第二区段在所述平面中沿交叉第一方向的第二方向从第一区段突出。
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