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公开(公告)号：CN118522733A
公开(公告)日：2024-08-20
申请号：CN202410575830.0
申请日：2024-05-10
申请人： 中国科学院微电子研究所 , 广东省大湾区集成电路与系统应用研究院
IPC分类号： H01L27/092 , H01L21/8238 , H01L21/762 , H01L29/78 , H01L29/66 , H01L29/51 , H01L29/423
摘要： 本公开提供了一种铁电器件及其制备方法，可以应用于半导体技术领域。该铁电器件包括：衬底层；底栅电极，位于衬底层内；铁电层，位于铁电器件内部，铁电层的下表面与底栅电极接触；第一器件隔离层，围绕铁电层；沟道层，与铁电层的上表面接触；源端电极、漏端电极和顶栅电极，均与沟道层的上表面接触；第二器件隔离层，位于源端电极、漏端电极和顶栅电极彼此之间；停止层，位于第一器件隔离层和第二器件隔离层之间，且围绕源端电极、漏端电极和顶栅电极。
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公开(公告)号：CN112652607B
公开(公告)日：2023-08-18
申请号：CN202011430362.6
申请日：2020-12-09
申请人： 中国科学院微电子研究所
IPC分类号： H01L23/528 , H01L23/532 , H01L21/768
摘要： 本发明提供了一种金属互连结构、半导体器件及提高扩散阻挡层性能的方法，该金属互连结构包括互连金属层、钝化层和扩散阻挡层，所述钝化层连接在所述互连金属层和所述扩散阻挡层之间；所述扩散阻挡层为Co基合金层；所述钝化层为利用等离子体(plasma)处理所述扩散阻挡层的表面形成。该金属互连结构通过将扩散阻挡层设置为Co基合金层，可以在减少扩散阻挡层电阻率的同时为互连线保留更多有效体积；而且利用特殊气体对Co基合金层进行等离子体处理，使得其表面形成钝化层，提高阻挡特性。
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公开(公告)号：CN110061128B
公开(公告)日：2023-05-23
申请号：CN201910420330.9
申请日：2019-05-20
申请人： 中国科学院微电子研究所
摘要： 本申请公开一种磁隧道结的形成方法，包括：提供衬底，所述衬底形成有底电极，在所述底电极上形成磁隧道结，所述磁隧道结包括由下至上依次层叠的第一磁性层、隧穿层和第二磁性层，所述第一磁性层和所述第二磁性层具有垂直各向异性，当存在第二磁性层至第一磁性层电流时，第二磁性层磁矩方向与第一磁性层相同，当当电流方向相反时，第二磁性层磁矩方向与第一磁性层相反，其中，所述隧穿层中与所述第一磁性层的交界处注入有铁磁性粒子，所述铁磁性粒子的磁矩方向与所述第一磁性层的磁矩方向相同。该方法提高了磁隧道结的隧穿磁电阻比，而且不改变磁性层的性质，因此不会对隧道结其他磁电参数产生负面影响。本申请还公开一种磁阻式随机存储器。
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公开(公告)号：CN113178518B
公开(公告)日：2022-08-02
申请号：CN202110453425.8
申请日：2021-04-26
申请人： 中国科学院微电子研究所
摘要： 本发明涉及一种基于底电极平行向电压控制的SOT‑MRAM及制造方法，属于半导体器件及其制造技术领域，解决了现有技术中SOT‑MRAM难以实现便于集成和产业化的磁矩定向翻转的问题。包括铁电薄膜层，设置有两个金属电极，通过两个金属电极向铁电薄膜层施加第一电压；底电极，位于铁电薄膜层之上并设置于铁电薄膜层中部，呈长条形，在底电极两端施加第二电压；隧道结，位于底电极之上并设置于底电极中部，包括由下至上依次层叠的自由层、隧穿层和参考层；其中，两个金属电极相对设置在铁电薄膜层相对的两个边缘上，并位于所在边缘中线的一侧，且两个边缘位于底电极短边方向的两侧，通过所述两个金属电极施加第一电压的方向与底电极长边方向平行。
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公开(公告)号：CN109346409B
公开(公告)日：2022-03-22
申请号：CN201811291670.8
申请日：2018-10-31
申请人： 中国科学院微电子研究所
IPC分类号： H01L21/336 , H01L21/285 , H01L29/45 , H01L29/78
摘要： 本申请提供了一种半导体器件与其制作方法。该方法包括：提供半导体预备体，半导体预备体包括源区、漏区、第一预金属半导体化合物层，第一预金属半导体化合物层位于源区和/或漏区的表面上，第一预金属半导体化合物层包括第一金属和半导体材料，半导体材料选自GeSi、Si或Ge；使得第一预金属半导体化合物层的远离源区和/或漏区的表层掺杂有第二金属，和/或在第一预金属半导体化合物层的远离源区和/或漏区的表面设置由第二金属形成的第二金属层，第二金属的功函数大于第一金属的功函数；对掺杂有第二金属的半导体预备体进行热处理，形成第二金属半导体化合物层和第一金属半导体化合物层。该制作方法制备得到的半导体器件具有较小的电阻。
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公开(公告)号：CN113380742A
公开(公告)日：2021-09-10
申请号：CN202110523252.2
申请日：2021-05-13
申请人： 中国科学院微电子研究所
IPC分类号： H01L23/485 , H01L21/60 , H01L25/18
摘要： 本发明涉及键合工艺技术领域，具体涉及一种键合结构、多晶圆三维集成结构及其制备方法。该结构包括叠放设置的上互连层、上保护层、键合介质层、下保护层和下互连层；上保护层中设置有贯通的上键合通道；键合介质层中设置有贯通的中键合通道；下保护层中设置有贯通的下键合通道；上键合通道、中键合通道和下键合通道组成的空间中设置有键合硅化物层；键合硅化物层分别接触连接上键合通道处的上互连层和下键合通道处的下互连层。本发明采用硅化物来填充键合介质层中的键合通道，使得能够通过退火处理实现良好的键合界面，减少了等离子体处理工序，提高了晶圆键合工艺的可靠性和工艺效率。
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公开(公告)号：CN113380648A
公开(公告)日：2021-09-10
申请号：CN202110523257.5
申请日：2021-05-13
申请人： 中国科学院微电子研究所
IPC分类号： H01L21/60 , H01L23/485 , H01L25/18
摘要： 本发明公开了一种键合半导体器件及其制备方法，键合半导体器件的制备方法包括：提供介质层，介质层包括第一表面和与第一表面相对的第二表面，于介质层的第一表面形成凹槽；于凹槽的底部和侧壁形成第一金属层；于凹槽内填充第二金属层，以形成第一待键合晶圆；第一待键合晶圆以介质层的第一表面为键合面键合到第二待键合晶圆上，以形成键合半导体器件。解决了现有技术中键合界面没有生长在一起，键合界面有较多缺陷的技术问题，提高了器件的可靠性和稳定性。
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公开(公告)号：CN110109039B
公开(公告)日：2021-07-23
申请号：CN201910406376.5
申请日：2019-05-16
申请人： 中国科学院微电子研究所
摘要： 本申请公开一种隧穿磁电阻传感器的调控方法，包括：在所述隧穿磁电阻传感器的底电极和顶电极之间加载电压，所述电压为可调电源提供的可变电压；调整所述底电极和所述顶电极之间的电压值，以调控所述隧穿磁电阻传感器的量程和灵敏度。该方法基于可调电源在所述隧穿磁电阻传感器的底电极和顶电极之间加载电压，通过调整外加的电压值，改变隧穿磁电阻传感器中磁隧道结的界面垂直各向异性的耦合系数，通过该耦合系数可以调整界面垂直各向异性能，进而调整磁隧道结的磁各向异性能，如此导致隧穿磁电阻传感器的灵敏度和线性区被相应地调控，无需额外的补偿电路，降低了磁探测系统整体复杂性。对应地，本申请还公开了隧穿磁电阻传感器的调控系统。
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公开(公告)号：CN109545748B
公开(公告)日：2021-07-09
申请号：CN201811291654.9
申请日：2018-10-31
申请人： 中国科学院微电子研究所
IPC分类号： H01L21/8238 , H01L27/092
摘要： 本申请提供了一种半导体器件与其制作方法。该方法包括：提供具有源区和漏区的半导体预备体；在源区和/或漏区的裸露表面上依次叠置设置至少两个金半单元，各金半单元沿远离半导体预备体的方向上依次包括半导体层和金属层，其中，各半导体层的材料独立地选自GeSi、Si或Ge，多个金半单元中，与半导体预备体距离最小的金半单元为第一金半单元，第一金半单元包括第一半导体层和第一金属层，第一金属层的金属的功函数小于其他的金属层的功函数；对设置有多个金半单元的半导体预备体进行热处理，使得半导体层的至少部分材料和相邻的金属层的部分材料之间发生反应，形成至少三个金属半导体化合物层。该制作方法制作得到的半导体器件的电阻较小。
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公开(公告)号：CN112928206A
公开(公告)日：2021-06-08
申请号：CN202110118880.2
申请日：2021-01-28
申请人： 广东省大湾区集成电路与系统应用研究院 , 中国科学院微电子研究所
摘要： 本发明涉及MTJ技术领域,公开了一种MTJ及其驱动方法和制作方法，该MTJ包括参考层，参考层的上表面设有势垒层，势垒层的上表面设有自由层，自由层的上表面设有阻变层，阻变层的上表面和参考层的下表面之间存在压降时，阻变层向自由层迁移氧离子，迁移到自由层的氧离子会和自由层的Fe和Co结合生成没有磁性的FeO和CoO氧化物，进而降低自由层的磁矩翻转电流，降低MTJ的写入功耗。
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